半導(dǎo)體工藝發(fā)展是一個(gè)永恒的話題。從摩爾定律誕生之后，半導(dǎo)體產(chǎn)品技術(shù)的發(fā)展、性能的進(jìn)步和普及速度的快慢，最終幾乎都和工藝相關(guān)。沒有好的工藝，半導(dǎo)體產(chǎn)業(yè)幾乎無法快速前行。不過，近期隨著工藝快速進(jìn)步，技術(shù)難度越來越大，人們發(fā)現(xiàn)傳統(tǒng)的工藝技術(shù)已經(jīng)無法滿足7nm以下的制程了。好在科學(xué)家們通過努力研發(fā)，在FinFET之后，又帶來了全新的GAA工藝，希望延續(xù)現(xiàn)有半導(dǎo)體技術(shù)路線的壽命，進(jìn)一步推進(jìn)產(chǎn)品向前發(fā)展。

　　尺寸越小、難度越大——FinFET逐漸失效

　　半導(dǎo)體工藝制程在進(jìn)入32nm以下的節(jié)點(diǎn)后，每一步都?xì)v盡艱辛。在如此小的尺度上，人們習(xí)以為常的傳統(tǒng)物理定律都會(huì)逐漸失去效果，量子效應(yīng)逐漸成為制程前進(jìn)的攔路虎。為此，科學(xué)家和工程師們?cè)谶^去的數(shù)年間發(fā)明了各種各樣的增強(qiáng)技術(shù)來對(duì)抗繼續(xù)微縮尺度所帶來的不確定性。包括High-K、特種金屬、SOI、FinFET、EUV等技術(shù)紛至沓來，終于將半導(dǎo)體工藝的典型尺寸推進(jìn)至7nm時(shí)代、甚至5nm時(shí)代。但是如果要進(jìn)一步向更小尺寸的工藝節(jié)點(diǎn)前行的話，人們又遇到了更多的麻煩。

　　現(xiàn)有半導(dǎo)體制造的主流工藝往往采用“鰭片晶體管”也就是FinFET技術(shù)進(jìn)行，它成功地延續(xù)了22nm以下數(shù)代半導(dǎo)體工藝的發(fā)展。從技術(shù)發(fā)展角度來看，平面晶體管在尺寸縮小至22nm后，漏電流控制將變得很困難。這是因?yàn)閯?shì)壘隧道效應(yīng)導(dǎo)致了電流泄露。

　　所謂勢(shì)壘隧道效應(yīng)，是指雖然源極和漏極被絕緣的物體隔開無法導(dǎo)通，但是在絕緣層越來越薄之后，源極和漏極之間的距離也越來越近，最終兩者過于靠近，稍微施加電壓就會(huì)使得電子以概率的方式穿透絕緣層到達(dá)另外一端，這就帶來了漏電流和功耗問題。解決問題的方法就是FinFET，也就是將漏極和源極“立起來”，柵極再垂直構(gòu)造，形成了經(jīng)典的FinFET“鰭片”結(jié)構(gòu)。這種經(jīng)典的結(jié)構(gòu)不但在很大程度上增厚了絕緣層、解決了平面晶體管的隧道效應(yīng)，還為柵極帶來了更多有效的接觸面，使得電流阻礙降低，發(fā)熱也隨之下降。

　　▲FinFET示意圖

　　從22nm時(shí)代開始，F(xiàn)inFET就成為各家廠商用于縮小晶體管尺寸的法寶。不過再好的法寶也有失效的一天。隨著晶體管尺度向5nm甚至3nm邁進(jìn)，F(xiàn)inFET本身的尺寸已經(jīng)縮小至極限后，無論是鰭片距離、短溝道效應(yīng)、還是漏電和材料極限也使得晶體管制造變得岌岌可危，甚至物理結(jié)構(gòu)都無法完成。

　　一個(gè)典型的例子就是，在5nm之后，F(xiàn)inFET幾乎已經(jīng)達(dá)到了物理極限，其不斷拉高的深度和寬度之比（為了避免短溝道效應(yīng)，鰭片的寬度應(yīng)該小于柵極長度的0.7倍），將使得鰭片難以在本身材料內(nèi)部應(yīng)力的作用下維持直立形態(tài)，尤其是在能量更高的EUV制程導(dǎo)入之后，這樣的狀況會(huì)更為嚴(yán)重，甚至光子在如此小的尺度下將呈現(xiàn)量子效應(yīng)從而帶來大量的曝光噪音，嚴(yán)重影響了產(chǎn)品的質(zhì)量和性能。另外，柵極距過小將帶來不可控的情況。

　　以英特爾工藝為例，14nm制程下，柵極距是70nm，10nm工藝下柵極距是54nm。柵極距隨著工藝演進(jìn)而不斷縮小，IMEC的模擬顯示，柵極距在現(xiàn)有FinFET技術(shù)下的極限是42nm，制程達(dá)到5nm甚至3nm時(shí)，柵極距還會(huì)縮小，當(dāng)小于42nm時(shí)，人們引以為傲的FinFET將無法繼續(xù)使用下去。

　　當(dāng)FinFET在5nm以下的技術(shù)節(jié)點(diǎn)包括3nm、1.5nm上出現(xiàn)各種問題，甚至徹底失效的時(shí)候，人們應(yīng)該如何制造晶體管密度更高、單個(gè)晶體管典型尺寸更小的芯片呢？

　　▲英特爾10nm和14nm工藝對(duì)比，注意10nm工藝柵極距離降低至54nm。

　　▲英特爾10nm鰭片對(duì)比14nm，注意寬高比。

　　環(huán)繞——全新GAA技術(shù)登場(chǎng)

　　由于FinFET技術(shù)即將在7nm之后的某個(gè)節(jié)點(diǎn)下變得不可用，未來半導(dǎo)體制造技術(shù)應(yīng)該如何發(fā)展，業(yè)內(nèi)各大廠商和著名的研究機(jī)構(gòu)都提出了自己的看法。其中一種比較主流的方式被稱作Gate-All-Around環(huán)繞式柵極技術(shù)，簡(jiǎn)稱為GAA橫向晶體管技術(shù)，也可以被稱為GAAFET。

　　▲FinFET之后的技術(shù)路線進(jìn)展方案

　　這項(xiàng)技術(shù)的特點(diǎn)是實(shí)現(xiàn)了柵極對(duì)溝道的四面包裹，源極和漏極不再和基底接觸，而是利用線狀（可以理解為棍狀）或者平板狀、片狀等多個(gè)源極和漏極橫向垂直于柵極分布后，實(shí)現(xiàn)MOSFET的基本結(jié)構(gòu)和功能。這樣設(shè)計(jì)在很大程度上解決了柵極間距尺寸減小后帶來的各種問題，包括電容效應(yīng)等，再加上溝道被柵極四面包裹，因此溝道電流也比FinFET的三面包裹更為順暢。在應(yīng)用了GAA技術(shù)后，業(yè)內(nèi)估計(jì)基本上可以解決3nm乃至以下尺寸的半導(dǎo)體制造問題。

　　▲從2D晶體管到GAA技術(shù)的對(duì)比

　　GAA技術(shù)作為一款正處于預(yù)研中的技術(shù)，各家廠商都有自己的方案。比如IBM提供了被稱為硅納米線FET（nanowire FET）的技術(shù)，實(shí)現(xiàn)了30nm的納米線間距和60nm的縮放柵極間距，該器件的有效納米線尺寸為12.8nm。此外，新加坡國立大學(xué)也推出了自己的納米線PFET，其線寬為3.5nm，采用相變材料Ge2Sb2Te5作為線性應(yīng)力源。

　　不僅如此，諸如英特爾、臺(tái)積電等廠商也在討論5nm以及以后時(shí)代的GAA工藝發(fā)展情況，但都沒有太多消息釋出。無論廠商如何改變，所有的GAA方案基本的結(jié)構(gòu)都是相似的，只是在垂直于柵極的鰭片形狀上做一些改變，以適應(yīng)自家工藝并盡可能在生產(chǎn)制造中簡(jiǎn)化流程。

　　目前已知的幾種不同形態(tài)的GAA鰭片結(jié)構(gòu)分別包括：

　　● 比較常見的納米線技術(shù)，也就是穿透柵極的鰭片采用圓柱或者方形截面；

　　● 板片狀結(jié)構(gòu)多路橋接鰭片，穿透柵極的鰭片被設(shè)計(jì)成水平板狀或者水平橢圓柱狀（長軸和基地平行）截面；

　　● 六角形截面納米線技術(shù)，顧名思義，納米線的截面是六邊形；

　　● 納米環(huán)技術(shù)，穿透柵極的鰭片采用環(huán)形方案。

　　這四個(gè)主流技術(shù)是目前GAA研究的主流方向。其中，三星在發(fā)布會(huì)上詳細(xì)解釋了自家的GAA技術(shù)方案，說明自家采用的是板片狀結(jié)構(gòu)多路橋接鰭片，并根據(jù)不同的場(chǎng)合有不同的改變。

　　三星對(duì)外宣稱的GAA技術(shù)英文名為Multi-Bridge Channel FET，縮寫為MBCFET，實(shí)際上就是板片狀結(jié)構(gòu)多路橋接鰭片。三星對(duì)此作出的解釋是，目前主流的納米線GAA技術(shù)，溝道寬度較小，因此往往只能用于低功率設(shè)計(jì)，并且制造難度比較高，因此三星沒有采用這種方案。并且三星認(rèn)為FinFET在5nm和4nm工藝節(jié)點(diǎn)上都依舊有效，因此在3nm時(shí)代三星才開始使用新的MBCFET技術(shù)。

　　▲三星給出的從2D晶體管到GAA技術(shù)，電壓曲線示意圖。

　　從三星的介紹來看，GAA技術(shù)有可能根據(jù)鰭片尺寸和形態(tài)的不同，面向不同的客戶。三星指出，垂直于柵極的納米線或者納米片的形態(tài)將是影響最終產(chǎn)品功率和性能特征的關(guān)鍵指標(biāo)，納米片和納米線的寬度越寬，那么溝道尺寸和面積就越大，相應(yīng)的性能越好，功率表現(xiàn)就越出色。三星在其PDK設(shè)計(jì)中提供了四種不同的方案，可以在一個(gè)芯片中不同地區(qū)使用，也可以直接使用于制造整個(gè)芯片。

　　▲三星對(duì)比納米線GAA和自家的板片狀結(jié)構(gòu)多路橋接鰭片GAA

　　▲三星宣稱GAA技術(shù)所能帶來的性能提升

　　在這四個(gè)方案中，專注低功耗芯片或者部件可以考慮使用更窄的納米片（線），而高性能的邏輯芯片部分可以使用更寬的納米片。相比之下，對(duì)于給定的工藝節(jié)點(diǎn)，F(xiàn)inFET只有一個(gè)功率和頻率的可選項(xiàng)，因此顯然沒有GAA靈活。

　　除了本身的形態(tài)和特征外，另外一些資料還顯示了三星GAA技術(shù)的一些細(xì)節(jié)參數(shù)。近期，三星、IBM和格羅方德公布了GAA工藝的一些細(xì)節(jié)，其中給出了EUV光刻制造的GAA產(chǎn)品的具體參數(shù)。比如采用納米板制造，溝道材料為硅，溝道數(shù)量為3條，溝道厚度為5nm，三條溝道之間的距離為10nm，柵極長度12nm，多晶硅觸點(diǎn)節(jié)距為44/48nm等。

▲IBM試制的5nm工藝下GAA技術(shù)的鰭片，可見三個(gè)重疊的圓形納米線。

　　另外，這份資料還給出了一些GAA制造的SRAM的相關(guān)圖片和參數(shù)，在不同的位置，納米板片的溝道寬度從15nm到45nm不等，印證了三星宣稱的可以在同一個(gè)芯片上采用不同的方案制造不同的區(qū)域。

　　在性能方面，三星給出了一些參考值。三星宣稱相比7nm工藝而言，新的0.1版本的GAA技術(shù)電壓可以下降至0.7V，并且能夠提升35%的性能、降低50%的功耗和45%的芯片面積。注意，這只是最初版本的GAA工藝，三星會(huì)進(jìn)一步優(yōu)化技術(shù)，直到相關(guān)技術(shù)完全成熟。

　　三星的路線圖顯示，2020年三星就可以配合客戶以3nm GAA（三星稱之為3GAE）開始流片，2020年底就能夠開始風(fēng)險(xiǎn)試產(chǎn)，2021年可能會(huì)大規(guī)模量產(chǎn)。另外，三星還將在2021年推出新一代的3GAP作為目前3GAE的優(yōu)化版本，新的3GAP將重點(diǎn)放在性能的優(yōu)化上，2021年風(fēng)險(xiǎn)試產(chǎn)，2022年大規(guī)模量產(chǎn)。

　　對(duì)于三星在GAA上的努力，業(yè)內(nèi)消息稱英特爾高級(jí)院士Mark Bohr作出評(píng)價(jià)稱，三星的新設(shè)計(jì)并沒有吹噓的那么優(yōu)秀，只是將傳統(tǒng)的FinFET平躺下來而已，目前還不是很清楚是否這樣技術(shù)比納米線更為出色。

　　制造——成本昂貴的GAA

　　半導(dǎo)體工藝發(fā)展到現(xiàn)在，雖然單個(gè)晶體管成本下降，但是就整體工藝流片和投產(chǎn)而言，成本是一路上揚(yáng)的，并且技術(shù)難度越來越高，新世代工藝已經(jīng)高度集中到三星、臺(tái)積電和英特爾三家廠商手中，其他廠商無論是錢不夠，還是技術(shù)不夠，都已經(jīng)無法染指新的GAA工藝。

　　IBS給出了數(shù)據(jù)顯示了從65nm到5nm時(shí)代，不同工藝設(shè)計(jì)芯片的成本情況。其中28nm工藝的成本為0.629億美元，但到了5nm時(shí)代，成本將暴增至4.76億美元，在3nm GAA時(shí)代，這個(gè)數(shù)值將進(jìn)一步提升。三星宣稱3nm GAA技術(shù)的成本比5nm會(huì)上升一些，可能會(huì)超過5億美元。

　　▲不同工藝時(shí)代典型的芯片流片的成本圖，可見28nm之后成本開始迅速上升。

　　昂貴的價(jià)格相對(duì)應(yīng)的是極高的工藝難度。三星給出的有關(guān)制造GAA晶體管的工藝過程顯示，GAA的制造和傳統(tǒng)的FinFET有一定的相似之處，但是其技術(shù)要求更高，難度也更大一些。GAA制造方式主要是通過外延反應(yīng)器在集體上制造出超晶格結(jié)構(gòu)，這樣的結(jié)構(gòu)至少需要硅鍺材料或者三層硅材料堆疊而成，并且還需要形成STI淺槽隔離，接下來需要多晶硅偽柵成像、隔離層和內(nèi)部隔離層成型、漏極和源極外延、溝道釋放、高K金屬柵極成型、隔離層中空、環(huán)形觸點(diǎn)成型等。其中的難點(diǎn)在于如何環(huán)繞著納米線（片）溝道的柵極，其中STI淺槽隔離結(jié)構(gòu)后期的隔離層等制造都非常困難。

▲MBCFET制造示意圖

　　除了制造本身外，GAA工藝要求EUV光刻的配合。因?yàn)楝F(xiàn)在半導(dǎo)體尺寸已經(jīng)如此之小，甚至遠(yuǎn)遠(yuǎn)小于光源的波長，EUV已經(jīng)是必須的方法。但是目前EUV光刻機(jī)還不夠成熟，芯片產(chǎn)能和速度都不夠快，因此在早期可能只有一部分采用EUV光刻完成，其余的部分依舊會(huì)采用沉浸式光刻和多重成像技術(shù)。

　　▲EUV光刻精度更高，GAA必須使用EUV光刻制造核心部分。

　　舉例來說，目前的EUV光刻的功率不夠，需要延長輻照時(shí)間，因此只能做到每小時(shí)90片晶圓，而業(yè)內(nèi)的目的是每小時(shí)125片。此外，還有一些諸如光子噪音等問題也會(huì)影響到GAA的最終效果。另外，在檢驗(yàn)和測(cè)量方面，GAA技術(shù)也會(huì)帶來成本的上升。好在GAA的生產(chǎn)過程和FinFET的步驟有很多部分可以共用，廠商需要作出的改動(dòng)不大，這也是GAA技術(shù)被選中成為下一代晶體管制造核心技術(shù)的重要原因之一。

　　值得一提的是，在三星的官方宣傳中，三星宣稱其MBCFET技術(shù)和現(xiàn)有的FinFET技術(shù)完全兼容，廠商可以利用現(xiàn)有的FinFET技術(shù)設(shè)計(jì)好相關(guān)產(chǎn)品后平滑遷移至MBCFET，不需要額外的成本和驗(yàn)證，三星將使用全新的工具支持這一過程的完成。

　　▲三星宣稱其MBCFET技術(shù)和現(xiàn)有的FinFET技術(shù)完全兼容

　　▲三星的GAA發(fā)展路線圖，3GAE之后還有3GAP。

　　展望——GAA時(shí)代即將來臨？

　　雖然目前包括三星、臺(tái)積電、英特爾都對(duì)GAA技術(shù)表示興趣或者已經(jīng)開始試產(chǎn)，但是GAA技術(shù)究竟是不是5nm之后甚至3nm和更遠(yuǎn)時(shí)代的最佳選擇，業(yè)內(nèi)還是有一些不同意見，但就目前來看，GAA還是很接近的。

　　臺(tái)積電雖然沒有像三星那樣直接給出官方說明，但是也已經(jīng)開始GAA相關(guān)技術(shù)的研發(fā)和試產(chǎn)。業(yè)內(nèi)人士表示，臺(tái)積電也已經(jīng)完成了環(huán)繞式閘級(jí)結(jié)構(gòu)晶體管的生產(chǎn)，但是采用的是圓形鰭柱，其典型尺寸比現(xiàn)有工藝縮小了30%。不過技術(shù)上也存在一些難題尚未解決，其中核心難題就是蝕刻部分，另外一些消息顯示中芯國際也在開發(fā)GAA相關(guān)技術(shù)。

　　▲業(yè)內(nèi)對(duì)半導(dǎo)體工藝發(fā)展的一些預(yù)測(cè)

　　在未來的發(fā)展前景上，目前各大廠商所使用的橫向的納米線或納米片可能只能在3nm到2nm時(shí)代有用，這意味著大量的資金投入可能只能維持一代節(jié)點(diǎn)。在2nm節(jié)點(diǎn)之下，橫向布置的方案就會(huì)變得不可用，這是因?yàn)橐粋€(gè)標(biāo)準(zhǔn)的單元最起碼需要三層納米片或者納米線才能完成，2nm時(shí)代橫向方案完成三層設(shè)計(jì)幾乎是不可能的。其中被選的方案包括垂直納米線或者互補(bǔ)場(chǎng)效應(yīng)晶體管?？偟膩砜矗壳暗募夹g(shù)儲(chǔ)備依舊足夠人們利用現(xiàn)有的半導(dǎo)體制造工藝和設(shè)計(jì)演進(jìn)至2nm甚至1nm時(shí)代，至于未來進(jìn)一步的發(fā)展，目前尚不得而知。