近日，比利時(shí)微電子中心（IMEC）表示為在N3技術(shù)節(jié)點(diǎn)引入帶有垂直堆疊納米線和納米片的全環(huán)柵（GAA）晶體管的過(guò)程中取得的重大進(jìn)展。包括改進(jìn)的Si GAA器件、更好地理解鍺（Ge）納米線pFET中的應(yīng)變工程，以及對(duì)納米線FET可靠性和退化機(jī)制的全面理解。
在IEEE IEDM 2018會(huì)議上，比利時(shí)微電子中心（IMEC）首次展示了使用順序集成技術(shù)實(shí)現(xiàn)的在300mm晶圓上的3D堆疊FinFET，fin pitch和Poly pitch分別是45nm和110nm。頂層由無(wú)結(jié)器件組成，這些器件在低于525℃的溫度下、通過(guò)晶片到晶片鍵合轉(zhuǎn)移的硅層中制造。得到的堆棧演示了如何使用順序集成方法來(lái)獲得在先進(jìn)節(jié)點(diǎn)上的高密度器件。
研究成果讓人震驚
第一項(xiàng)研究顯示了工藝改進(jìn)如何顯著減少納米線尺寸，以及在不降低電性能的情況下改善形狀可控性。通過(guò)這些改進(jìn)，IMEC使Si GAA器件的垂直間距減小，開(kāi)/關(guān)電流性能大幅提升，并且減少nMOS和pMOS器件的溝道空間。結(jié)果顯示環(huán)形振蕩器中門(mén)限延遲從24ps降低到10ps。第二項(xiàng)研究比較了鍺納米線pFET與鍺FinFET，展示了前者的顯著優(yōu)勢(shì)，主要是因?yàn)楦鼉?yōu)化的應(yīng)變工程。這項(xiàng)工作的最初演示（在IEDM 2017上）已獲得Paul Rappaport獎(jiǎng)。最后，n-、p-Si和p-Ge納米線FET在整個(gè)偏置空間中的廣泛映射允許表征各種退化度量并揭示多個(gè)主動(dòng)退化機(jī)制。
GAA MOSFET是有望使柵長(zhǎng)和柵距微縮至超越FinFET可能范圍的候選技術(shù)。與FinFET工藝過(guò)程相比，使用橫向納米線或納米片的工藝優(yōu)勢(shì)是不具破壞性。通過(guò)堆疊納米線或納米片，可實(shí)現(xiàn)給定面積下驅(qū)動(dòng)電流的最大化。在這三項(xiàng)研究中，IMEC著眼于工藝優(yōu)化以及對(duì)GAA MOSFET中應(yīng)變工程和可靠性的更好理解。
順序3D集成（S3D）包括順序處理的器件層的垂直集成。該技術(shù)目的是提升芯片單位面積的器件密度，減少互連線的長(zhǎng)度，并促進(jìn)異構(gòu)器件技術(shù)的協(xié)同集成。面臨的主要技術(shù)是頂層工藝面臨的有限熱預(yù)算。如果溫度太高，底層器件、互連層和晶片鍵合電介質(zhì)可能受到影響。但有限的溫度可能導(dǎo)致頂層性能下降和兩層之間的失配。
技術(shù)優(yōu)勢(shì)和前景廣闊
Imec首先使用具有45nm鰭距、110nm柵距和高k最后替代金屬柵極的300mm體硅FinFET流來(lái)制造底部器件。然后通過(guò)晶片到晶片的鍵合，將頂部硅層轉(zhuǎn)移到底部器件層上，其中鍵合電介質(zhì)疊層縮小到160nm。在該頂部硅層上，在低于525℃的溫度制造FinFET器件。最后，使用浸入式193nm光刻機(jī)完成最后的與底層互連的高精度對(duì)準(zhǔn)。由此產(chǎn)生的頂層器件的性能與低靜態(tài)功耗應(yīng)用（LSTP）的高溫體FinFET相當(dāng)。
IMEC知名技術(shù)成員Naoto Horiguchi評(píng)論道：“全環(huán)柵納米線晶體管是替代N5以下節(jié)點(diǎn)FinFET的有力候選者，且沒(méi)有太大的干擾。這些新結(jié)果進(jìn)一步優(yōu)化了實(shí)現(xiàn)這些晶體管的過(guò)程，并為我們提供了更多的理解，如關(guān)于最佳應(yīng)變工程和退化機(jī)制?！?/p>
該技術(shù)適用于在高性能底層器件上組合模擬UE/LSTP頂層器件。IMEC項(xiàng)目總監(jiān)Nadine Collaert評(píng)論：“通過(guò)這個(gè)過(guò)程，我們成功地解決了順序3D處理的許多突出挑戰(zhàn)。一個(gè)例子是我們使用193nm浸沒(méi)式光刻技術(shù)實(shí)現(xiàn)了首先處理的頂層與最后處理的底層的極精確對(duì)齊。這些結(jié)果證明了3D順序方法的適用于在未來(lái)的技術(shù)節(jié)點(diǎn)上提高設(shè)備密度?！?/p>