0 引言

    SiP系統(tǒng)級封裝是一種最新的電子封裝和系統(tǒng)集成技術(shù)，目前正成為電子技術(shù)發(fā)展的熱點，受到了來自多方面的關(guān)注。這些關(guān)注者既來源于傳統(tǒng)的封裝Package設(shè)計者，也來源于傳統(tǒng)的MCM設(shè)計者，更多來源于傳統(tǒng)的PCB設(shè)計者，甚至SoC的設(shè)計者也開始密切關(guān)注SiP。

    和Package比較而言，SiP是系統(tǒng)級的多芯片封裝，能夠完成獨立的系統(tǒng)功能。和MCM比較而言，SiP是3D立體化的多芯片封裝，其3D主要體現(xiàn)在芯片堆疊和基板腔體上。同時，SiP的規(guī)模和所能完成的功能也比MCM有較大提升。和PCB比較而言，SiP技術(shù)的優(yōu)勢主要體現(xiàn)在小型化、低功耗、高性能方面。實現(xiàn)和PCB同樣的功能，SiP只需要PCB面積的10～20%左右，功耗的40%左右，性能也會有較大的提升。和SoC比較而言，SiP技術(shù)的優(yōu)勢體現(xiàn)在周期短、成本低、易成功等方面。實現(xiàn)同樣的功能，SiP只需要SoC研發(fā)時間的10～20%，成本的10～15%左右，并且更容易取得成功。

1 應(yīng)用在SiP設(shè)計仿真中的技術(shù)

    SiP設(shè)計是集高級封裝設(shè)計、MCM設(shè)計、PCB設(shè)計之大成，同時又和IC設(shè)計密切相關(guān)。在SiP設(shè)計中，主要包含的技術(shù)有：鍵合線（Wire Bonding）、芯片堆疊（Die Stacks）、腔體（Cavity）、倒裝焊（Flip Chip）及重分布層（RDL）、高密度基板（HDI）、埋入式無源元件（Embedded Passive）、參數(shù)化射頻電路（RF）等技術(shù)。

    同時，為了先導的IC芯片設(shè)計以及后續(xù)PCB設(shè)計協(xié)同，SiP設(shè)計中會應(yīng)用到多版圖項目設(shè)計技術(shù)。

    圖1給出了IC裸芯片、SiP封裝、PCB板級系統(tǒng)三者之間的關(guān)系。IC裸芯片被封裝在SiP中，SiP又被安裝在PCB之上。信號在三者之間相互傳遞，電源從外部設(shè)備提供到PCB→SiP→IC裸芯片。從整個系統(tǒng)應(yīng)用的環(huán)節(jié)上來說，三者之間是密不可分的。

    為了提高設(shè)計效率以及應(yīng)對突發(fā)緊急的項目，SiP設(shè)計中會應(yīng)用多人協(xié)同設(shè)計，這包括原理圖多人協(xié)同設(shè)計和版圖多人協(xié)同設(shè)計。

    另外，因為SiP具有3D立體化的特點，需要設(shè)計工具支持3D實時顯示和3D DRC檢查等功能。

    除了設(shè)計技術(shù)，仿真技術(shù)也是保證SiP產(chǎn)品成功的重要環(huán)節(jié)，其中包含信號完整性仿真、電源完整性仿真、熱分析、電熱聯(lián)合仿真以及3D電磁場仿真等。

2 SiP設(shè)計仿真流程

    為了確保SiP項目能夠取得成功，遵循嚴格而規(guī)范的設(shè)計流程是必不可少的。通過多個實際SiP項目的成功經(jīng)驗，現(xiàn)將SiP的設(shè)計仿真流程總結(jié)如下，參看圖2，SiP設(shè)計仿真流程主要包含12個步驟：

    （1）設(shè)計方案定義，主要包括：SiP相關(guān)資料收集、裸芯片物理尺寸、管腳定義、能否采購等。封裝類型是采用BGA還是其他封裝形式、封裝尺寸的確定、管腳間距、數(shù)目的確定。采用自定義管腳排列方式還是采用標準封裝。封裝工藝和材料選擇，根據(jù)其應(yīng)用領(lǐng)域選擇塑料封裝、陶瓷封裝或金屬封裝。

    （2）建庫及庫管理，主要包括原理圖符號庫、IC裸芯片庫、BGA封裝庫、Part庫以及仿真模型庫等建立。

    （3）原理圖設(shè)計，主要包括原理圖輸入，射頻原理設(shè)計以及原理圖協(xié)同設(shè)計等。

    （4）設(shè)計前仿真，可和原理圖設(shè)計同步進行，通過假定分析，確定設(shè)計層疊結(jié)構(gòu)、關(guān)鍵信號的網(wǎng)絡(luò)拓撲結(jié)構(gòu)、阻抗匹配，以及電源平面的分割、電容種類及型號選擇等。對數(shù)?；旌想娐犯鶕?jù)需要進行電路功能仿真。

    （5）工藝確定，主要是為了確定SiP采用哪種工藝，如Wire Bonding、FlipChip、TAB、TSV等?；迳鲜欠褚谇惑w，采用單面腔體還是雙面腔體，以及腔體結(jié)構(gòu)等。同時要考慮是否做芯片堆疊Chip stack，基板的層數(shù)以及層疊結(jié)構(gòu)等通常在這一步要確定下來。

    （6）基板層疊設(shè)置，約束規(guī)則設(shè)置，根據(jù)工藝確定及設(shè)計復雜程度進行SiP基板層疊結(jié)構(gòu)設(shè)置，包括層數(shù)以及層疊結(jié)構(gòu)的選擇，是采用m+N+m（其中m代表激光孔，N代表機械孔）或者ALIVH等層疊結(jié)構(gòu)。約束規(guī)則設(shè)置主要包括網(wǎng)絡(luò)分類、網(wǎng)絡(luò)類規(guī)則、間距規(guī)則、電氣規(guī)則、區(qū)域規(guī)則等。

    （7）器件布局，確定裸芯片在SiP封裝中的位置。如果芯片需要放置到腔體里，則需要確定腔體的深度以及是單階還是多階腔體，腔體形狀的繪制和屬性設(shè)置等；如果需要設(shè)計芯片堆疊，則堆疊芯片后再進行布局。

    （8）引線鍵合、布線和敷銅，主要確定引線鍵合方式是單層鍵合還是多層鍵合、鍵合線模型選擇、電源環(huán)設(shè)置；交互式手工布線或自動布線、電源層分割、射頻電路設(shè)計，埋阻、埋容的自動綜合等。

    （9）版圖設(shè)計檢查，檢查版圖設(shè)計中的DRC錯誤并進行修正，確保設(shè)計的正確性。

    （10）設(shè)計后仿真

    將版圖設(shè)計數(shù)據(jù)導出到仿真工具，進行信號完整性、電源完整性、電磁場及熱等方面的仿真。解決由于信號質(zhì)量、供電不足、噪聲等產(chǎn)生的問題，以及由于芯片功耗過大而發(fā)生的過熱問題，確保產(chǎn)品工作的穩(wěn)定和可靠性。后仿真如果順利通過，則進入到下一步，如果不能通過則需要回到前仿真，進行優(yōu)化后重新設(shè)計和仿真。

    （11）后處理及生產(chǎn)文件

    輸出包括Gerber、Drill、BOM、DXF、IDF、GDSII、ODB++等格式的文件。

    （12）電子結(jié)構(gòu)一體化設(shè)計

    電子設(shè)計軟件ECAD工具主要完成的是SiP內(nèi)部的設(shè)計，包括基板設(shè)計和芯片組裝、鍵合等，而SiP的外殼等數(shù)據(jù)通常需要通過結(jié)構(gòu)設(shè)計軟件MCAD來確定，如陶瓷封裝的金屬框架、蓋板、塑封的模封，BGA的焊球，金屬封裝的外殼等，需要電子結(jié)構(gòu)一體化設(shè)計完成。

    所有流程走完，SiP設(shè)計仿真結(jié)束，進入生產(chǎn)環(huán)節(jié)。

3 SiP設(shè)計仿真技術(shù)在實際項目的應(yīng)用

    結(jié)合某SiP項目的實際應(yīng)用，闡述SiP設(shè)計仿真的流程及具體問題的解決方法。

    SiP設(shè)計和仿真采用了Mentor Graphics最新的Xpedition軟件高級封裝功能模塊及相關(guān)的仿真工具。

3.1 從方案定義到工藝確定

    首先是設(shè)計方案定義，該SiP是一款應(yīng)用在航空航天項目中的計算機系統(tǒng)SiP，其原理和在航天項目中成功應(yīng)用的PCB主板基本相同, 原理圖設(shè)計主要參考原有的主板進行設(shè)計。由于需要扇出的引腳數(shù)量較多，所以選擇BGA封裝形式。由于該產(chǎn)品工作環(huán)境苛刻，所以選擇陶瓷封裝。該SiP包含的主要的裸芯片為CPU、FPGA、DDRIII、SRAM和3片F(xiàn)lash。在有限的空間內(nèi)，無法在單面完成布局，因此選擇雙面器件布局的方案，其中尺寸較大的FPGA放在基板背面，并采用腔體嵌入，周圍為BGA焊球區(qū)域，其他芯片放置在基板正面，整體方案如圖3所示。

    下一步是創(chuàng)建所需要的元器件庫，包括裸芯片庫、無源器件庫和BGA封裝庫。這部分工作由中心庫管理工具來完成，分別創(chuàng)建焊盤Padstacks，創(chuàng)建原理符號Symbol，創(chuàng)建版圖單元Cell，然后把Symbol和Cell對應(yīng)起來，形成器件Part，就可以直接在原理圖中使用了。需要注意的是Padstack、symbol、Cell的信息都可以從上游IC設(shè)計的輸出文件中獲取，并通過建庫向?qū)韯?chuàng)建，這樣既保證了效率，又避免出錯。

    庫創(chuàng)建完成后，進入原理圖設(shè)計階段。其主要工作是確定硬件系統(tǒng)結(jié)構(gòu)以及使用的總線等，從庫中調(diào)用元器件，放置到原理圖并進行正確的網(wǎng)絡(luò)互連。在原理圖設(shè)計過程中或設(shè)計完成后，可在原理圖中抽取關(guān)鍵網(wǎng)絡(luò)進行設(shè)計前仿真。通過LineSim-link功能，可直接將選擇的關(guān)鍵網(wǎng)絡(luò)傳遞到仿真工具HyperLynx前仿真環(huán)境LineSim中，然后加載器件模型，進行前仿真。

    該SiP主要由數(shù)字電路組成，無需做數(shù)?；旌想娐贩抡?。另外，由于電源種類不多，每種電源都能有充足的空間分布，所以也無需做電源完整性前仿真。前仿真主要工作是完成信號完整性仿真。

    根據(jù)LineSim前仿真結(jié)果，對原理圖進行了優(yōu)化設(shè)計，確定了網(wǎng)絡(luò)拓撲結(jié)構(gòu)，關(guān)鍵網(wǎng)絡(luò)的匹配方式，部分網(wǎng)絡(luò)增加了匹配電阻，確定了關(guān)鍵信號的布線策略。

    下一步進入工藝階段。工藝確定是前面方案定義階段的細化，該SiP包含的所有IC裸芯片均支持鍵合工藝，布局上采用雙面布局，F(xiàn)PGA和CPU因為引腳數(shù)量比較多，鍵合線多層排列，均要設(shè)計多階腔體階，將芯片放置在腔體內(nèi)部，這樣，多層鍵合時外層鍵合線跨度和弧度均能有效減小，提高鍵合線的穩(wěn)定性。參看圖4。

    該SiP工藝確定包括：Bond wire，基板多階腔體，芯片堆疊等工藝。

3.2 SiP版圖設(shè)計

    工藝確定后，進入層疊設(shè)置和規(guī)則設(shè)置階段，該設(shè)計中采用多層HTCC陶瓷基板，首先按照前面工藝確定的要求，繪制雙面多階腔體，然后進行器件布局。需要注意的是，BGA封裝也作為一個器件，布局到基板的背面，作為信號對外通路以及外部供電的接口。布局完成后進行規(guī)則設(shè)置，在CES（Constraint Edit System）中設(shè)置線寬、線間距、等長、差分等規(guī)則。另外還需要合理分配電源、地平面層，選擇合適的過孔等。規(guī)則設(shè)置完后，進行裸芯片的鍵合，將芯片與基板電氣連接。

    因為Bond wire、芯片堆疊及腔體都是3D元素，所以要結(jié)合2D和3D設(shè)計環(huán)境進行操作，圖5所示為完成布局和鍵合后的SiP設(shè)計在3D環(huán)境中的截圖。為了更清楚地檢查Bond wire細節(jié)以及頂層CPU和底層FPGA的位置，可以選擇3D局部檢查。圖6為鍵合完成后的3D側(cè)面局部截圖，可以清楚地看出CPU、FPGA的鍵合圖和它們的相對位置，從此圖也可以看出腔體結(jié)構(gòu)大大減小了外層Bond wire的跨距和弧度，增加了Bond wire的穩(wěn)定性，提高了SiP的抗震動和沖擊能力。

    隨后，進入版圖布線和覆銅環(huán)節(jié)。完成后做版圖DRC檢查環(huán)節(jié)，這兩步基本和PCB設(shè)計大同小異，在此不做贅述。DRC檢查通過后，版圖設(shè)計完成。

3.3 SiP設(shè)計后仿真

    版圖設(shè)計完成后，需要對關(guān)鍵網(wǎng)絡(luò)進行仿真。因為SiP的3D立體特性，二維的仿真工具已無法解決問題，需要采用三維仿真工具抽取三維模型。這里采用HyperLynx Full-Wave Solver抽取版圖設(shè)計的3D模型，因為3D電磁場仿真對系統(tǒng)資源和內(nèi)存要求都很高，一般抽取關(guān)鍵網(wǎng)絡(luò)及其參考網(wǎng)絡(luò)周邊的局部3D模型，在滿足仿真精度的要求下，節(jié)省資源消耗，如圖7所示為抽取的DDRIII部分關(guān)鍵網(wǎng)絡(luò)的3D模型。

    在此模型基礎(chǔ)上，進行3D電磁場仿真，可得到關(guān)鍵網(wǎng)絡(luò)的S-parameter模型，此模型為關(guān)鍵網(wǎng)絡(luò)的互聯(lián)特性模型，如圖8所示為關(guān)鍵網(wǎng)絡(luò)的S參數(shù)。

    然后將此互聯(lián)路徑的S參數(shù)模型連同IC芯片的IBIS或者Spice模型一起導入HyperLynx SI中進行仿真，即可獲得DDRIII信號實際工作時的信號波形，如圖9所示為DDRIII信號眼圖，可以看出，眼圖張開良好，滿足設(shè)計要求。

    另外，為了保證有足夠的電源供應(yīng)，避免由于電壓供應(yīng)不足而造成的系統(tǒng)不穩(wěn)定，以及電流密度過大造成局部溫度過高而產(chǎn)生事故，這都需要進行電源完整性PI分析。通過PI分析，該SiP設(shè)計滿足要求，未出現(xiàn)壓降過大或者電流密度過大的問題。圖10給出3.3 V電源的電流密度仿真結(jié)果，可以看出最大電流密度為33.9 mA/mil²，滿足設(shè)計要求。

    此外，熱分析也是SiP仿真后分析的重要的環(huán)節(jié)，通過熱分析，可以避免由于器件過熱而造成的系統(tǒng)工作不穩(wěn)定，可靠性下降等問題。由于文章篇幅關(guān)系，這里就不做詳述。

3.4 生產(chǎn)文件輸出及電子結(jié)構(gòu)一體化設(shè)計

    后仿真通過后，就可以輸出生產(chǎn)文件，一般需要輸出基板的Gerber及Drill文件，描述每一層的圖形和鉆孔。另外，此SiP設(shè)計基板的結(jié)構(gòu)比較復雜，所以還需要一個輸出一份DXF文件，詳細描述腔體的位置、尺寸、每一臺階的寬度和深度。另外，再編寫一份技術(shù)說明文檔，提醒生產(chǎn)廠家生產(chǎn)中應(yīng)注意的問題。

    在SiP基板設(shè)計完成后，可將結(jié)構(gòu)軟件設(shè)計的蓋板，框架以及后續(xù)工藝需要植在基板底部的BGA焊球等數(shù)據(jù)從結(jié)構(gòu)設(shè)計軟件導入3D設(shè)計檢查環(huán)境，檢查ECAD和MCAD設(shè)計的一致性，在3D環(huán)境中模擬產(chǎn)品結(jié)構(gòu)和外觀，避免數(shù)據(jù)交互中由于誤解而造成的設(shè)計往復。

4 結(jié)論

    本文介紹了SiP系統(tǒng)級封裝設(shè)計仿真技術(shù)的流程和方法，并結(jié)合實際的SiP工程項目，詳細論述了SiP設(shè)計和仿真的具體環(huán)節(jié)及實施方法。

    本文中描述的SiP設(shè)計仿真流程和方法，已成為SiP設(shè)計仿真工程師的重要參考，成功應(yīng)用在國內(nèi)多款SiP項目中，并取得了良好的社會效益和經(jīng)濟效益。

參考文獻

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[4] HyperLynx SI/PI User Guide，Mentor Graphics，2016.

作者信息：

李  揚

（奧肯思科技有限公司，北京100045）