FPGA設(shè)計(jì)中不建議使用電路：

1、不建議使用組合邏輯時(shí)鐘或門控時(shí)鐘。組合邏輯和門控時(shí)鐘很容易產(chǎn)生毛刺，用組合邏輯的輸出作為時(shí)鐘很容易使系統(tǒng)產(chǎn)生誤動作。

2、 不建議使用行波時(shí)鐘。行波記數(shù)器雖然原理簡單，設(shè)計(jì)方便，但級連時(shí)鐘（行波時(shí)鐘）最容易造成時(shí)鐘偏差（△T），級數(shù)多了，很可能會影響其控制的觸發(fā)器的建立/保持時(shí)間，使設(shè)計(jì)難度加大。轉(zhuǎn)換的方法是采用同步記數(shù)器，同步計(jì)數(shù)器用原理圖描述可能較難，但用HDL語言很簡單就可以描述一個(gè)4位計(jì)數(shù)器。

3、盡量避免采用多個(gè)時(shí)鐘，多使用觸發(fā)器的使能端來解決。在可編程邏輯器件設(shè)計(jì)時(shí)，由于時(shí)鐘建立應(yīng)盡量避免采用多時(shí)鐘網(wǎng)絡(luò)，或者采用適當(dāng)?shù)拇胧p少時(shí)鐘的個(gè)數(shù)，使用頻率低的時(shí)鐘盡量簡化消除。

4、 觸發(fā)器的置/復(fù)位端盡量避免出現(xiàn)毛刺，及自我復(fù)位電路等，最好只用一個(gè)全局復(fù)位信號。

5、 電路中盡量避免“死循環(huán)”電路，如RS觸發(fā)器等。

6 、禁止時(shí)鐘在不同可編程器件中級連，盡量降低時(shí)鐘到各個(gè)器件時(shí)鐘偏差值。