VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware(＄1.4420) Description Language ，即超高速集成電路硬件描述語言。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、 C 、 Pascal 、 Fortran 、 Prolog 等。這些語言運行在不同硬件平臺和不同的操作環(huán)境中，它們適合于描述過程和算法，不適合作硬件描述。 CAD 的出現(xiàn)，使人們可以利用計算機(jī)進(jìn)行建筑、服裝等行業(yè)的輔助設(shè)計，電子輔助設(shè)計也同步發(fā)展起來。在從 CAD 工具到 EDA 工具的進(jìn)化過程中，電子設(shè)計工具的人機(jī)界面能力越來越高。在利用 EDA 工具進(jìn)行電子設(shè)計時，邏輯圖、分立電子原件作為整個越來越復(fù)雜的電子系統(tǒng)的設(shè)計已不適應(yīng)。任何一種 EDA 工具，都需要一種硬件描述語言來作為 EDA 工具的工作語言。這些眾多的 EDA 工具軟件開發(fā)者，各自推出了自己的HDL 語言。 

HDL發(fā)展的社會根源是：美國國防部電子系統(tǒng)項目有眾多的承包公司，由于各公司技術(shù)路線不一致，許多產(chǎn)品不兼容，他們使用各自的設(shè)計語言，使得甲公司的設(shè)計不能被乙公司重復(fù)利用，造成了信息交換困難和維護(hù)困難。美國政府為了降低開發(fā)費用，避免重復(fù)設(shè)計，國防部為他們的超高速集成電路提供了一種硬件描述語言，以期望 VHDL 功能強(qiáng)大、嚴(yán)格、可讀性好。政府要求各公司的合同都用它來描述，以避免產(chǎn)生歧義。
由政府牽頭， VHDL 工作小組于 1981 年 6 月成立，提出了一個滿足電子設(shè)計各種要求的能夠作為工業(yè)標(biāo)準(zhǔn)的 HDL 。 1983 年第 3 季度，由 IBM 公司、 TI 公司、 Intermetrics
公司簽約，組成開發(fā)小組，工作任務(wù)是提出語言版本和開發(fā)軟件環(huán)境。 1986 年 IEEE 標(biāo)準(zhǔn)化組織開始工作，討論 VHDL 語言標(biāo)準(zhǔn)，歷時一年有余，于 1987 年 12 月通過標(biāo)準(zhǔn)審查，并宣布實施，即 IEEE STD 1076 - 1987[LRM87] 。 1993 年 VHDL 重新修訂，形成了新的標(biāo)準(zhǔn)，即 IEEE STD 1076 - 1993[LRM93] 。
從此以后，美國國防部實施新的技術(shù)標(biāo)準(zhǔn)，要求電子系統(tǒng)開發(fā)商的合同文件一律采用 VHDL 文檔。即第一個官方 VHDL 標(biāo)準(zhǔn)得到推廣、實施和普及。

HDL 語言在國外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語言?，F(xiàn)選擇較有影響的作簡要介紹。 

Candence 公司是一家著名的 EDA 公司，財力雄厚。該公司的 Verilog HDL 于 1983 年由 Gate Way Design(＄9.9900) Automatic 公司的 Phil Moorby 首創(chuàng)。他在 1984 - 1985 年間成功設(shè)計了
Verilog-XL 仿真器，于 1986 年提出了快速門級仿真的 XL 算法，使 Verilog HDL 語言變得更加豐富和完善，從而受到了 EDA 工具設(shè)計公司的青睞。 1989 年 Candence 公司購買了 GDA 公司， Verilog HDL 語言從此變?yōu)?Candence 公司的 " 私有財產(chǎn) " ，成為 Candence 公司的 EDA 設(shè)計環(huán)境上的硬件描述語言。經(jīng)過 Candence 公司的努力， Verilog HDL 于 1995 年成為 IEEE 標(biāo)準(zhǔn)，也是民間公司第一個硬件描述語言標(biāo)準(zhǔn)，即 Verilog HDL 1364 - 1995 。由于 Verilog HDL 語言從 C 語言發(fā)展來，所以有 C 語言基礎(chǔ)的設(shè)計人員能夠較快入門。 

ALTERA 公司是一家半導(dǎo)體器件公司，其 CPLD 器件在世界市場上占主導(dǎo)地位。這家公司不僅是硬件生產(chǎn)廠商，也是 EDA 工具開發(fā)商，它的 EDA 工具 MAX+plus II 、 Quartus 由于人機(jī)界面友好、易于使用、性能優(yōu)良，而受到 FPGA 、 CPLD 器件設(shè)計人員的歡迎。運行在 MAX+plus II 環(huán)境下的 VHDL 語言具有 C 語言設(shè)計風(fēng)格，好學(xué)好用，因此被眾多用戶使用。
HDL語言來自不同地方，由不同語言演變而來，為了各平臺之間相互轉(zhuǎn)換，又推出了EDIF （ Electronic Design(＄9.9900) Interchange Format ）。它不是一種語言，而是用于不同數(shù)據(jù)格式的 EDA 工具之間的交換設(shè)計數(shù)據(jù)。