梁炳春1，孫韶媛1，李春陽1，趙海濤2
?。?.東華大學(xué) 信息科學(xué)與技術(shù)學(xué)院，上海 201620；
2.華東理工大學(xué) 信息科學(xué)與工程學(xué)院，上海 200237）
摘 要： 應(yīng)用于宇航領(lǐng)域的新型元器件必須經(jīng)過嚴格的性能功能的驗證，傳統(tǒng)的驗證平臺是針對特定的待驗證器件設(shè)計的，不同的器件需要設(shè)計不同的驗證平臺，使得驗證工作周期長、成本高、可移植性差。本文介紹基于FPGA控制器設(shè)計出的新型元器件通用驗證方法，硬件由通用驗證平臺和功能應(yīng)用子板兩部分組成。軟件包含有上位機調(diào)試工具、命令解析模塊、通信模塊、數(shù)據(jù)智能處理模塊等。解決了新型元器件驗證周期長、成本高、難以實時控制和智能數(shù)據(jù)分析等缺點。用此方法已成功對芯片JS71238進行了性能功能的驗證，取得了理想的驗證效果。
關(guān)鍵詞： FPGA；新型元器件；自動驗證方法；通用性
0 引言
目前，我國宇航事業(yè)進入快速發(fā)展階段，新型航天器和新一代運載火箭對配套元器件的性能、功能、可靠性和適應(yīng)性提出了更高的要求，因此新型元器件性能的驗證工作對確保航天事業(yè)順利快速發(fā)展起著至關(guān)重要的作用。目前，對宇航元器件的應(yīng)用驗證的研究大多是基于系統(tǒng)工程方法上的理論研究，主要是對新型元器件驗證的工程路線、技術(shù)體系、方法工具等提出了理論上的框架，并且大多數(shù)的實施方案是面向特定的被測元器件設(shè)計出一套專用的驗證設(shè)備，這樣就造成了驗證工作成本高、周期長、可移植性差[1]的問題。針對這些不足，基于國內(nèi)外對宇航元器件應(yīng)用驗證的研究及工程實踐，本文設(shè)計出一種通用性強、應(yīng)用范圍廣、自動化程度高、功能齊全的元器件應(yīng)用驗證平臺和方法，使宇航元器件的驗證工作變得極為智能、便捷、高效、準確，為我國航天工程的快速發(fā)展提供了先進的技術(shù)方法。
1 通用應(yīng)用驗證平臺分析
為了實現(xiàn)對不同元器件的性能功能的驗證，設(shè)計出如圖1所示的自動驗證系統(tǒng)，驗證系統(tǒng)由通用驗證平臺、功能應(yīng)用平臺和配套的測試向量等組成，控制母板的核心是一塊Xilinx的V5FX100T FPGA芯片[2]，控制著驗證平臺中的各項功能模塊，并負責(zé)驗證裝置與通信終端的顯示鏈接[3]。驗證子板為各類待驗證器件及外圍電路，只需設(shè)計待驗證芯片的外圍應(yīng)用電路即可搭載在該平臺上進行驗證工作。
控制母板是整個驗證平臺中的核心模塊，負責(zé)數(shù)據(jù)傳輸、A/D采集、對元器件的指令操作、指令采集譯碼和測試環(huán)境的控制等重要功能[4]。母板通過RS485總線與監(jiān)控計算機連接，監(jiān)控計算機通過RS485發(fā)送指令，控制母板通過通信接口發(fā)送檢測的數(shù)據(jù)。OC指令發(fā)送用于控制驗證子板的被驗證元器件和外圍電路器件。D/A輸出用于對某些特定要求的電壓源輸入的精確控制。A/D采集被驗證元器件的電壓值、溫度量和電流檢測電阻的電壓值。通過FPGA對采集到的信息數(shù)據(jù)進行緩存和封裝，對接收到的指令進行譯碼，發(fā)送控制信號和地址數(shù)據(jù)[5]。
2 基于通用驗證平臺的JSR71238芯片應(yīng)用驗證
2.1 驗證目標
JSR71238為16路RS422收發(fā)器芯片，包括16位驅(qū)動器和16位接收器。驅(qū)動器接收CMOS數(shù)字信號，轉(zhuǎn)換成RS422電平信號輸出。接收器接收RS422兼容的差分輸入信號，轉(zhuǎn)化成CMOS輸出信號。其功能性能驗證主要從驅(qū)動功能驗證、自閉環(huán)驗證、接收功能驗證及器件功耗驗證四個方面展開。
2.2 驗證過程分析
依據(jù)通用驗證平臺提供的接口定義，在功能子板上構(gòu)建所需要的應(yīng)用電路，對測試向量進行修改達到驗證不同元器件的目的。驗證過程框圖如圖2所示[6]。
通用驗證平臺上FPGA包括通信模塊、指令解析模塊、命令執(zhí)行模塊、數(shù)據(jù)采集模塊和數(shù)據(jù)處理模塊，主要功能是接收來自終端PC設(shè)備的指令并發(fā)送指令控制子板，采集由子板反饋回來的數(shù)據(jù)進行處理后發(fā)送給終端PC設(shè)備；終端PC設(shè)備通過上位機軟件向FPGA發(fā)送控制指令和數(shù)據(jù)，監(jiān)控FPGA的狀態(tài)，接收來自FPGA的數(shù)據(jù)，并對數(shù)據(jù)進行分析、診斷，圖形化顯示出測試的結(jié)果。子板通過軟排線與通用驗證平臺相連。
通信模塊用于上位機和FPGA的通信，是信號傳輸?shù)奈ㄒ煌ǖ馈Ｔ贔PGA中實現(xiàn)UART的功能很方便、靈活，因此采用UART來完成數(shù)據(jù)的傳輸[7]。在數(shù)據(jù)接收時，接收模塊將輸入的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，將接收到的數(shù)據(jù)暫時存儲到接收FIFO中，由數(shù)據(jù)處理操作讀取數(shù)據(jù)進行處理，執(zhí)行后再寫入到發(fā)送FIFO中，發(fā)送模塊再把數(shù)據(jù)發(fā)送到上位機軟件?？蓚魉蛿?shù)據(jù)位、數(shù)據(jù)幀和數(shù)據(jù)包等格式。通信模塊總體框圖如圖3所示[8]。
指令解析模塊主要負責(zé)指令的譯碼操作，對來自上位機的指令按照規(guī)定好的協(xié)議進行翻譯，譯為子板可以執(zhí)行的指令[9]。指令譯碼表如表1所示。
命令執(zhí)行模塊把解析出的數(shù)據(jù)傳送給子板的接收器接口，同時把由上位機設(shè)定的原始數(shù)據(jù)發(fā)送給數(shù)據(jù)邏輯判斷模塊，作為參考數(shù)據(jù)，對子板上的元器件對應(yīng)功能進行判定。數(shù)據(jù)采集模塊以一定的頻率采集由子板上的元器件發(fā)送出的數(shù)據(jù)，送給數(shù)據(jù)邏輯判斷模塊來進行分析、比較。
數(shù)據(jù)的邏輯判斷模塊按照一定的算法對采集回來的數(shù)據(jù)與原始數(shù)據(jù)進行比較，根據(jù)比較的結(jié)果分析出待驗證芯片的功能性能[10]，運算的狀態(tài)機如圖4所示。
3 實驗結(jié)果
測試JSR71238在不同的波特率下的通信性能，在 1 min的時間內(nèi)連續(xù)發(fā)送數(shù)據(jù)，觀察并分析數(shù)據(jù)的錯誤率和消耗的功率，具體數(shù)據(jù)如表2所示。
通過對JSR71238芯片自閉環(huán)驗證，其驅(qū)動功能和接收功能均達到技術(shù)指標，其功耗也在元器件允許范圍內(nèi)，在自動驗證平臺上完成了新型元器件的驗證工作。
4 結(jié)論
該驗證方法具有通用性和智能性，可以對不同的驗證目標提供不同類型的信號接口，可以對數(shù)據(jù)進行自動比對、診斷和修正，分析結(jié)果以圖形化的界面顯示出來，更直觀清晰，可以搭載不同的驗證元器件子板，具有通用性。以上都是在不改變驗證平臺硬件條件的情況下實現(xiàn)的，若要驗證不同的元器件只需要設(shè)計對應(yīng)的子板外圍電路和配套的測試向量，即可完成元器件驗證工作。驗證不同的元器件，以上的平臺可重復(fù)利用，依靠上位機的測試軟件設(shè)置即可完成測試，無需再花費時間和成本設(shè)計出新的驗證板，極大地提高了驗證效率，節(jié)約了驗證成本，加速了項目的研制過程。
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