2016年2月2日，加利福尼亞州圣何塞—Cadence Design System, Inc.（現(xiàn)已正式更名為楷登電子，NASDAQ：CDNS）今日宣布推出全新Modus?測(cè)試解決方案。該方案助設(shè)計(jì)工程師將產(chǎn)品測(cè)試時(shí)間縮短最高三倍，從而降低生產(chǎn)測(cè)試成本，進(jìn)一步提高硅產(chǎn)品利潤(rùn)率。新一代測(cè)試解決方案采用物理感知2D彈性壓縮架構(gòu)，在不影響設(shè)計(jì)尺寸及布線的前提下使壓縮比高達(dá)400余倍。目前，此項(xiàng)技術(shù)專利正在申請(qǐng)中。

　　針對(duì)測(cè)試設(shè)計(jì)過程中的挑戰(zhàn)，Cadence? Modus測(cè)試解決方案采用以下創(chuàng)新功能：

　　·2D壓縮：掃描壓縮邏輯可在晶片平面布局上構(gòu)成二維物理感知網(wǎng)格，從而提高壓縮比并縮短線長(zhǎng)。在壓縮比為100倍的情況下，2D壓縮線長(zhǎng)最高可比業(yè)內(nèi)現(xiàn)行掃描壓縮架構(gòu)縮短2.6倍。

　　·彈性壓縮：在自動(dòng)測(cè)試模式生成（ATPG）期間，通過嵌入在解壓邏輯中的寄存器，按序控制多個(gè)掃描周期的關(guān)注數(shù)據(jù)位，確保壓縮比提高至400倍以上時(shí)，仍可保持滿意的故障覆蓋率。

　　·嵌入式存儲(chǔ)器總線支撐：插入共享測(cè)試訪問總線，同一IP核中的多個(gè)嵌入式存儲(chǔ)器可全速執(zhí)行可編程存儲(chǔ)器內(nèi)建自測(cè)試（PMBIST）。該功能還包括針對(duì)鰭式場(chǎng)效應(yīng)晶體靜態(tài)隨機(jī)存儲(chǔ)器（FinFET SRAM）和汽車安全應(yīng)用的全新可編程軟件測(cè)試算法。

　　·強(qiáng)大的通用腳本和集成調(diào)試環(huán)境：可測(cè)性設(shè)計(jì)（DFT）邏輯插入及ATPG功能采用全新、且標(biāo)準(zhǔn)統(tǒng)一的TCL腳本語言和調(diào)試環(huán)境，兼容Cadence Genus? 綜合解決方案、Innovus? 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)及Tempus? 時(shí)序簽核解決方案。

　　“Cadence新一代Modus測(cè)試解決方案采用全新的創(chuàng)新功能，可以從根本上改變?cè)O(shè)計(jì)和測(cè)試工程師解決測(cè)試問題的方式。目前，我們正在為這項(xiàng)技術(shù)申請(qǐng)專利。”Cadence數(shù)字和簽核事業(yè)部高級(jí)副總裁兼總經(jīng)理Anirudh Devgan博士表示：“Modus測(cè)試解決方案通過搭建物理感知的2D網(wǎng)格架構(gòu)，并按序壓縮測(cè)試模式（pattern），較傳統(tǒng)方法顯著縮短了測(cè)試時(shí)間，為Cadence客戶帶來又一重要的盈利優(yōu)勢(shì)?！?/p>

　　客戶好評(píng)

　　“Modus 測(cè)試解決方案在不影響設(shè)計(jì)布線或故障范圍覆蓋率的前提下，將我們一位客戶網(wǎng)絡(luò)芯片的測(cè)試時(shí)間縮短 3.6 倍。毫無疑問，這一技術(shù)極大降低了生產(chǎn)測(cè)試成本。全新 Modus 測(cè)試解決方案、Innovus 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)、Tempus 時(shí)序簽核解決方案、及 Voltus? IC 電源完整性解決方案為我們位于全球各地的設(shè)計(jì)中心及專用集成電路（ASIC）客戶提供了頂尖的 14 納米端對(duì)端設(shè)計(jì)流程。

　?。璖ue Bentlag，GLOBALFOUNDRIES ASIC設(shè)計(jì)與方法研究總監(jiān)

　　“對(duì)于高容量且對(duì)價(jià)格及其敏感的市場(chǎng)（比如嵌入式處理）來說，將測(cè)試成本最小化尤為關(guān)鍵。在不影響設(shè)計(jì)收斂的前提下，Modus測(cè)試解決方案將我們尺寸最大，設(shè)計(jì)最復(fù)雜的嵌入式處理器芯片的數(shù)字測(cè)試時(shí)間縮短了1.7倍?！?/p>

　?。璕oger Peters，德州儀器MCU硅產(chǎn)品開發(fā)部門

　　“使用Modus測(cè)試解決方案，我們將壓縮邏輯相關(guān)的線長(zhǎng)顯著的縮短了2.6倍，并減少了兩倍的掃描時(shí)間。壓縮邏輯線長(zhǎng)的大幅縮短，使我們能夠在更小的工藝節(jié)點(diǎn)和設(shè)計(jì)規(guī)模尺寸中，解決設(shè)計(jì)收斂的關(guān)鍵挑戰(zhàn)。”

　　- Alan Nakamoto，Microsemi Corp 工程服務(wù)部副總裁

　　“測(cè)試時(shí)間對(duì)半導(dǎo)體產(chǎn)品的成本及產(chǎn)能影響巨大，因此縮短測(cè)試時(shí)間至關(guān)重要。在不影響故障范圍覆蓋率或芯片尺寸的前提下，Modus測(cè)試解決方案將我們的測(cè)試時(shí)間縮短了2倍。”

　?。瑿hris Malkin，Sequans基帶集成電路經(jīng)理