ASIC設計在尺寸和復雜性上不斷增加，現(xiàn)代FPGA的容量和性能的新進展意味著這些設計中的2/3能夠使用單個FPGA進行建模。然而，這些設計中仍然保留有1/3(那就是說，所有ASIC設計中的1/9)要求一個基于多個FPGA的原型開發(fā)板。
　　在不太遙遠的過去，對ASIC設計團隊而言，在這類情況下主要的解決方案就是在內部建立他們自己的定制多個FPGA的原型開發(fā)板。然而，今天，使用現(xiàn)成的多個FPGA原型開發(fā)板——例如，由Synplicity公司的原型開發(fā)伙伴生產的開發(fā)板——與合適的設計工具相結合能夠節(jié)省數(shù)周時間，否則的話將花費幾個月的驗證時間以及在NRE費用上花費數(shù)萬美元。
　　本文首先討論了ASIC驗證能夠采用的主要技術。接著，文章考慮了與使用一個現(xiàn)成的產品相比，建立一個定制的多個FPGA的原型開發(fā)板的優(yōu)勢和缺陷。最后，論文介紹了目前最先進的用于驗證大型設計的分割和綜合設計工具，其采用內部開發(fā)或現(xiàn)成的多個FPGA的原型開發(fā)板。
　　可供選擇的驗證技術
　　今天高端ASIC，例如那些在手機、通訊、圖形子系統(tǒng)以及信號處理應用中使用的，經常包含多個CPU和DSP內核，其結合了硬件加速器、外圍設備、接口和存儲器管理內核。(由于這些討論的目的，術語ASIC被假設包括了ASSP和SoC器件。)所以，為了滿足芯片的市場需求，盡可能早的在設計階段開發(fā)、端口、集成、調試和驗證任何嵌入式軟件的內容。
　　ASIC的RTL全功能驗證——其本身與任何嵌入式軟件——是ASIC設計過程中最耗費時間和最困難的部分之一。統(tǒng)計表明今天ASIC設計中的70%要求重制。除了費用極其昂貴之外，重制能夠引起項目失去其市場空間，這將嚴重損害公司的聲譽和金融底線。
　　對ASIC設計者開放的三個主要驗證選擇是仿真，模擬和FPGA原型開發(fā)。
　　*仿真：基于軟件的仿真被廣泛使用，但即使在一個真正的高端(并且，相對昂貴)的計算機平臺運行時，其運行比實際的ASIC硬件慢六到十個數(shù)量級，這使得其成為一項極大花費時間并且效率極差的技術。為了提供整個系統(tǒng)的尺寸認識，軟件仿真能夠典型地達到僅僅幾Hz相當?shù)乃俣?那就是，設計的系統(tǒng)時鐘相對真實時間每秒鐘的幾個周期)。實際上，這意味著僅僅在一小部分設計中能夠實現(xiàn)廣泛的軟件驗證。
　　*模擬：基于硬件的模擬是另一個可供選擇的方法，但它仍然比實際的ASIC硬件至少慢三個數(shù)量級，因為大量的有關的復用技術將驗證速度減慢到僅僅500 KHz到2 MHz。此外，這種方法在預算和資源方面(依賴于模擬器的大小，每個相等的門電路成本能夠從25美分到一美元)是極其昂貴的。設計者需要的是一種可供選擇的方法，這將允許他們以較低的風險和成本投放市場。
　　*基于FPGA的原型開發(fā)：在許多情況下，“快速”驗證設計是必要的。例如，就視頻處理芯片來說，部分驗證可能包含評估視頻輸出流的主觀品質。相似地，在嵌入式軟件中驗證硬件要求極高的速度。其答案就是使用運行在10到80 MHz速度下的多個FPGA原型開發(fā)板，其相等于(或相當于)真實時間的ASIC速度(“真實激勵輸入，真實響應輸出”)。當將設計定制開發(fā)板與使用現(xiàn)成的開發(fā)板進行比較時，后者——當與恰當?shù)脑O計工具結合時——能夠削減數(shù)周時間，不然的話，將花費數(shù)月的驗證時間并且(在每個相等的門電路為一美分的典型值下)節(jié)省數(shù)萬美元的NRE費用。
　　所關心的同樣是，除了提供一個軟件開發(fā)平臺和硬件的軟件驗證之外，該公司設計ASIC簡單地要求盡可能快的完成設計的全部功能;例如，證明硬件可以進行商業(yè)展示。