0 引言

    隨著微型化智能化設備的不斷發(fā)展，單純的單片機設備已經(jīng)不能滿足目前對高性能的測試與試驗設備的要求。引信交聯(lián)信息具有高頻性、瞬時性等特點，對多路引信交聯(lián)信息的測試對設備的實時性、信息處理能力要求高，本文設計實現(xiàn)了一種基于FPGA+ARM結(jié)構的引信交聯(lián)信息測試設備，實現(xiàn)了準確、快速的多路引信交聯(lián)信息的處理，具有交聯(lián)信息發(fā)送、信息接收反饋功能，以及精度高、操作簡單、功能可選等眾多優(yōu)點，同時具有廣闊的功能拓展空間。

1 測試設備總體結(jié)構

    系統(tǒng)總體設計圍繞測試設備的功能實現(xiàn)和各部分的技術要求展開，結(jié)合某型電子引信通信協(xié)議和與系統(tǒng)交聯(lián)信息的特征，同時考慮測試設備后續(xù)的功能擴展性，本文對實現(xiàn)測試設備的關鍵電路進行總體設計。測試系統(tǒng)總體上可以劃分成硬件和軟件兩部分，硬件系統(tǒng)由高性能ARM處理器^[1]和外圍的接口電路組成，以ARM為架構的嵌入式核心電路模塊實現(xiàn)對數(shù)據(jù)信號的處理和對操作界面的支持，F(xiàn)PGA^[2]可編程邏輯電路完成數(shù)據(jù)的編碼、調(diào)制和發(fā)送，驅(qū)動反饋模塊完成12路特定時序的交聯(lián)信號的驅(qū)動放大，滿足信息測試要求。總體結(jié)構如圖1所示。

    軟件系統(tǒng)以Linux內(nèi)核環(huán)境下開發(fā)的應用程序為主，其軟硬件功能均大大高于單片機系統(tǒng)，滿足設計需求。

2 硬件電路設計

    系統(tǒng)硬件電路采用AltiumDesigner10軟件進行設計實現(xiàn)，ARM核心板按8層印制板布線，F(xiàn)PGA及外圍接口電路按6層印制布線。主要核心電路^[2，3]是FPGA+ARM外圍架構電路和電源管理電路。

2.1 FPGA+ARM架構設計

    設計的FPGA+ARM的硬件架構封裝結(jié)構圖如圖2所示，封裝電路圖展示了ARM核心處理器和FPGA外設之間的信號和布線關系。通過以ARM處理器為核心，F(xiàn)PGA可編程邏輯為外設的模式構建該硬件系統(tǒng)。為了實現(xiàn)設備的相關功能，該FPGA+ARM結(jié)構包含了：FPGA電路結(jié)構、FPGA IO電平轉(zhuǎn)換電路結(jié)構、FPGA調(diào)試電路結(jié)構。

2.1.1 FPGA電路結(jié)構

    FPGA電路結(jié)構中，F(xiàn)PGA的FPGA_INT端和ARM處理器相連，實現(xiàn)對FPGA外設的識別和初始化。同時將FPGA與ARM的EMIFA端口相連，該端口為EMIF端口的一類，即外部存儲接口，實現(xiàn)核心板與不同類型的存儲器連接。將該接口與FPGA相連，使FPGA充當一個協(xié)同處理器、高速數(shù)據(jù)處理器和高速數(shù)據(jù)傳輸口，這里主要用于實現(xiàn)FPGA與ARM平臺的數(shù)據(jù)交聯(lián)。

2.1.2 IO電平轉(zhuǎn)換模塊

    將FPGA與IO電平轉(zhuǎn)換模塊連接。直接從FPGA輸入輸出的信號電壓只有3.3 V，需要經(jīng)過該電路進行轉(zhuǎn)換為5 V后方可與外部電路進行對接，該電路也是輸出緩沖電路。設計該緩沖電路作為可編程邏輯電路與信號驅(qū)動和反饋電路的橋梁。FPGA數(shù)據(jù)經(jīng)過緩沖后發(fā)送給信號驅(qū)動電路，同時也可以接收來自反饋電路的反饋數(shù)據(jù)再發(fā)送給FPGA設備。

2.1.3 FPGA調(diào)試模塊

    該電路主要設計有兩種功能，第一，F(xiàn)PGA模式選擇；第二，F(xiàn)PGA的JTAG調(diào)試。模式選擇主要通過M0和M1兩個端口，在實際電路中通過跳線帽短接的方式進行模式的選擇。JTAG作為FPGA設備的在線編程和調(diào)試接口，設計用來對設備進行現(xiàn)場編程和設備調(diào)試。

2.2 電源管理電路設計

    系統(tǒng)結(jié)構中涉及到ARM芯片、FPGA芯片、液晶屏、觸摸屏、信號驅(qū)動等多種直流電壓的供電，而設備由ARM核心板輸出的供電電壓為直流24 V，遠遠大于相應模塊的供電上限。設計本電路的核心目的就是將直流24 V經(jīng)DC-DC轉(zhuǎn)換后為相關芯片和器件供電。同時，由于工作對象是引信及其系統(tǒng)，電路還應具有系統(tǒng)復位功能和驅(qū)動保護功能。設計的電壓轉(zhuǎn)換電路如圖3所示。

    電壓轉(zhuǎn)換電路設計中使用DC/DC轉(zhuǎn)換器(LTC3736EUF元件)，用于控制電壓的輸出，通過這個元件可以將5 V的電壓轉(zhuǎn)化成1.2 V的電壓，以使其電壓值滿足設計需求。同時設計了復位重置電路，當設計系統(tǒng)出現(xiàn)宕機等意外情況時可以通過該電路對整個系統(tǒng)重新上電，使所有元件初始化后重新啟動。

3 軟件結(jié)構設計

3.1 軟件總體結(jié)構

    軟件系統(tǒng)總體結(jié)構^[4]設計一方面體現(xiàn)在系統(tǒng)主程序的設計上，系統(tǒng)的主程序流程圖如圖4所示，設計的主程序主要包括實現(xiàn)信號的輸入/輸出、數(shù)字調(diào)制解調(diào)、編碼發(fā)送和反饋接收等功能，實現(xiàn)了基于Linux操作系統(tǒng)下的ARM與FPGA接口驅(qū)動、LCD液晶驅(qū)動、網(wǎng)口驅(qū)動、串口驅(qū)動、觸摸屏驅(qū)動和Ubifs文件系統(tǒng)管理；另一方面體現(xiàn)在嵌入式系統(tǒng)人機界面設計和FPGA數(shù)據(jù)處理程序設計。

3.2 人機交互程序設計

    人機交互程序使用QTouch組態(tài)軟件實現(xiàn)。在軟件的設計中重點考慮應用程序的簡潔、美觀和實用性。根據(jù)主程序流程圖，設備功能主要分為模擬引信、引信裝定和裝定檢測三大功能，因此設計應用程序時針對三大功能設置相應的操作界面和選擇界面設計以及數(shù)據(jù)交換機制設計。

3.3 FPGA數(shù)據(jù)處理程序設計

    FPGA主要實現(xiàn)信號的調(diào)制與編碼^[5]，然后將處理完畢的數(shù)據(jù)發(fā)送給接收端。

    調(diào)制信號為二進制序列時的數(shù)字頻帶調(diào)制稱為二進制數(shù)字調(diào)制。在對引信裝定編碼信號進行調(diào)制和解調(diào)時，通過FPGA采用的是二進制振幅鍵控方式（ASK）來實現(xiàn)，數(shù)據(jù)處理程序流程框圖如圖5所示。圖5(a)為信號裝定程序設計流程圖，它顯示了FPGA設備如何將獲得的裝定參數(shù)經(jīng)過調(diào)制編碼發(fā)送到引信體中，并通過反饋檢測，檢測其裝定的正確性。圖5(b)為模擬引信接收程序流程圖，它反映了模擬引信如何接收來自裝定控制柜的裝定信息，并將該信息實時顯示。

4 實驗驗證

    電路設計完成后。經(jīng)過實驗室多次實驗，對該系統(tǒng)的實際功能進行了嚴格測試。電路的測試與波形圖如圖6所示。

    由圖6可見，信號表示一位數(shù)據(jù)的波形時間為11 ms左右，時間短脈沖多頻率高，這給信號的處理和接收都帶來了很大麻煩。因此基于FPGA的高速處理能力設計實現(xiàn)了ARM+FPGA結(jié)構的引信交聯(lián)信息的檢測系統(tǒng)。實驗結(jié)果表明該電路設計完全符合設計要求。通過高性能示波器捕捉到的波形顯示，該電路發(fā)送和接收的信號波形與理論信號波形完全一致，成功實現(xiàn)了對瞬時高頻信號的收發(fā)和處理，驗證了該電路具有對引信信息交聯(lián)信號的檢測與處理能力。

5 結(jié)語

    本次裝定檢測設備的設計采用ARM+FPGA架構，通過對電源管理電路、FPGA+ARM架構相關電路以及重點的信號接收與反饋電路的設計，完成了設備的硬件平臺搭建，并設計編寫了底板數(shù)據(jù)處理程序和人機交互應用程序。根據(jù)后續(xù)的實驗發(fā)現(xiàn)該設計完全滿足設備的需求。該類設計可以在其他類似類型的檢測設備中得到廣泛應用，同時該設備具有良好的可拓展，可以根據(jù)實際需求設計其他檢測功能。

參考文獻

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