現(xiàn)代有線、無線通信的迅猛發(fā)展，對作為通信系統(tǒng)核心部件的數(shù)模轉(zhuǎn)化器(DAC)提出了越來越高的要求。應(yīng)用在通信領(lǐng)域的DAC通常要求其量化精度高于10 bit，采樣速率超過100 MS/s[1-3]。例如10GBASE-T以太網(wǎng)標準要求其系統(tǒng)中的DAC工作采樣率為1.6 GS/s，并且直到400 MHz頻率時IMD都要低于-70 dB[1]。

    本文基于TMSC 0.18 μm CMOS工藝，采用6-6分段的電流舵結(jié)構(gòu)，設(shè)計了一種12位500 MS/s的DAC。
1 DAC系統(tǒng)架構(gòu)與設(shè)計
    電流舵DAC可分為二進制編碼型、溫度計編碼型和分段型三種。二進制編碼型DAC無須編碼電路，電流源陣列可直接由輸入碼字控制，因而具有面積小的優(yōu)點，但其劣勢在于DAC的單調(diào)性得不到保證，且DAC的差分非線性（DNL）和毛刺比較大；溫度計編碼型的相鄰碼字間只有一個電流源被切換，因此DAC的單調(diào)性、DNL和毛刺方面的性能得到了保證，但其代價是大規(guī)模的編碼電路；分段型DAC結(jié)合了二進制編碼型DAC面積小和溫度計編碼型DAC單調(diào)性好、毛刺小等優(yōu)點，得到了廣泛的應(yīng)用[1-3]。
    本文設(shè)計的DAC采用6-6分段的電流舵結(jié)構(gòu)，在面積和性能之間折中。輸出電流滿幅為20 mA，采用差分輸出的PMOS結(jié)構(gòu)，輸出負載為50 Ω。DAC由輸入同步電路、譯碼器和延時電路、同步與開關(guān)驅(qū)動電路、電流源陣列和帶隙基準電路等單元組成，如圖1所示。12 bit數(shù)字信號經(jīng)過同步電路處理后，高6位經(jīng)過二進制-溫度計譯碼器、低6位經(jīng)過延時電路后送入同步及開關(guān)驅(qū)動電路，對開關(guān)的控制信號進行同步處理，并調(diào)節(jié)其電壓交叉點，最后控制電流源陣列的輸出電流。

2 電路設(shè)計
    本文設(shè)計的DAC采用內(nèi)置帶隙基準模塊產(chǎn)生基準電壓，基準電壓和片外電阻一起產(chǎn)生基準電流。DAC電路模型如圖2所示。

 
2.2 開關(guān)驅(qū)動電路的設(shè)計
    在開關(guān)控制信號SW、SWb的電平切換過程中，電流源的漏端電壓會出現(xiàn)抖動。對PMOS電流源而言，當SW和SWb的電壓交叉點在數(shù)字電源和地的中點電壓 (Vdd+Vss)/2時，甚至會出現(xiàn)M3a和M3b同時關(guān)斷的情況，極大地增大了DAC的毛刺，降低了DAC的動態(tài)特性[7]。在M1的漏端疊加一層M2構(gòu)成共源共柵電流源，一方面可以提高電流源的輸出阻抗，另一方面可以降低電流源漏端電壓Vnode抖動對電流的影響。此外，還需要調(diào)節(jié)開關(guān)控制信號的電壓交叉點。本文中所采用的開關(guān)驅(qū)動電路如圖4所示[2，3，7]，clk信號的加入起到對開關(guān)控制信號的同步作用。該驅(qū)動電路中，鎖存器的下降沿滯后于上升沿，經(jīng)過反相器后形成上升沿滯后于下降沿的控制信號SW和SWb，產(chǎn)生低于(Vdd+Vss)/2的電壓交叉點。

3 電路仿真及測試結(jié)果
    本文設(shè)計的DAC基于TSMC 0.18 μm CMOS工藝模型，采用3.3 V模擬電源電壓、1.8 V數(shù)字電源電壓。在500 MS/s的采樣率下，利用Cadence Spectre對DAC在不同輸入信號頻率時的SFDR進行了仿真。對DAC輸出電壓的瞬態(tài)波形進行4 096點離散傅里葉分析(采樣率500 MS/s，差分負載50 Ω，滿幅輸出電流20 mA)，不同輸出頻率下的SFDR結(jié)果如表2所示。圖5和圖6所示分別是采樣率為500 MS/s、輸入70 MHz和240 MHz正弦信號時對DAC差分輸出進行4 096點DFT分析得到的頻譜分析結(jié)果。

    本文基于TSMC 0.18 μm CMOS工藝，設(shè)計了一種分段式電流舵結(jié)構(gòu)的12位500 MS/s的D/A轉(zhuǎn)換器。仿真結(jié)果顯示，該DAC具有良好的頻域性能，在奈奎斯特頻率范圍內(nèi)SFDR均高于77 dBc，適用于通信系統(tǒng)中的應(yīng)用需求。
參考文獻
[1] Li Ran，Zhao Qi，Yi Ting，et al.A 14-bit 2-GS/s DAC with SFDR>70dB up to 1-GHz in 65-nm CMOS[C].IEEE 9th International Conference on ASIC，Xiamen，China，2011：500-503.
[2] Lin Chihung，VAN DER GOES F，WESTRA J，et al. A 12 bit 2.9 GS/s DAC with IM3<-60 dBc beyond 1 GHz in 65 nm CMOS[J].IEEE Journal of Solid-State Circuits，2009，44(12)：3285-3293.
[3] BASTOS J，MARQUES A，STEYAERT M，et al.A 12-bit intrinsic accuracy high-speed CMOS DAC[J].IEEE Journal of Solid-State Circuits，1998，33(12)：1959-1969.
[4] VAN DEN BOSCH A，STEYAERT M，SANSEN W.An accurate statistical yield model for CMOS current-steering D/A converter[C].The 2000 IEEE International Symposium on Circuits and Systems，Geneva，Switzerland，2000：105-108.
[5] PELGROM M，DUINMAIJER A，WELBERS A.Matching properties of MOS transistors[J].IEEE Journal of Solid-State Circuits，1989，24(5)：1433-1439.
[6] VAN DEN BOSCH A，STEYAERT M，SANSEN W.SFDR-bandwidth limitations for high speed high resolution currents  steering CMOS D/A converters[C].The 6th IEEE International Conference on Electronics，Circuits and Systems，Paphos，Cyprus，1999：1193-1196.
[7] KOHNO H，NAKAMURA Y，KONDO A，et al.A 350-MS/s 3.3-V 8-bit CMOS D/A converter using a delayed driving scheme[C].Proceedings of the IEEE 1995 Custom Integrated Circuits Conference，Santa Clara，CA，1995：211-214.