數(shù)字下變頻器DDC（Digital Down Conversion）的主要作用是從輸入的寬帶高速數(shù)字信號中提取所需要的窄帶信號，將其下變頻到數(shù)字零中頻，并降低數(shù)據的采樣速率[1]。目前，數(shù)字下變頻的實現(xiàn)方案主要有三種。第一種方案是使用通用的DSP處理器，用軟件實現(xiàn)數(shù)字下變頻。該方案靈活性強，但處理速度受限，需改進算法以提高速度。第二種方案是使用FPGA實現(xiàn)數(shù)字下變頻，該方案也有較強的靈活性，但消耗的硬件資源較多。第三種方案是利用ASIC實現(xiàn)數(shù)字下變頻的功能，該方案具有計算速度快和單片成本低等優(yōu)點[2-3]。

    國外對數(shù)字下變頻的研究較早，市場上已經有很多成熟的數(shù)字下變頻芯片。但是國內研究數(shù)字下變頻技術起步較晚，技術較落后，沒有成熟的數(shù)字下變頻芯片[4]。在需要使用數(shù)字下變頻模塊的場合常采用FPGA廠商設計工具的IP核，使用十分不方便。因此，研究性能優(yōu)秀、功能強大的數(shù)字下變頻ASIC電路十分重要。
1 DDC數(shù)字下變頻內部結構
    數(shù)字下變頻電路主要是經過混頻、抽取和濾波后，從ADC輸出的數(shù)字信號中提取所需的窄帶信號，降低采樣速率，最終輸出I、Q兩路正交信號，以利于后續(xù)送入DSP作進一步解調、解碼等處理[5]，其結構如圖1所示。文中設計的DDC電路輸入時鐘為48 MHz，輸入信號位寬為12 bit，中心頻率為12 MHz，內部設置一個PLL鎖相環(huán)，輸出時鐘頻率為96 MHz，輸出I、Q兩個支路位寬均為16 bit。電路內部主要由NCO(數(shù)字控制振蕩器)、乘法器、FIR低通濾波器等模塊組成，輸入48 MHz信號分別與NCO產生的正、余弦信號相乘，混頻產生兩路48 MHz、12 bit的正交信號，分別進入各自的低通濾波器進行抽取、濾波，降低數(shù)據采樣率，輸出所需要的I、Q兩路正交信號。下面將分別介紹各個模塊。
2 NCO設計
    NCO數(shù)控振蕩器主要用于產生正交的本地載波信號。NCO的主要優(yōu)點是頻率分辨率高，相位精度高，生成的正交信號正交特性好以及可編程等，NCO的頻率和相位控制是數(shù)字化的，因此可產生高精度的本地載波信號。NCO產生離散正弦信號最有效、最簡便的方法是查找表法，即事先根據各個NCO正弦波相位計算好相位的正弦值，并將相位角度作為地址存儲該相位的正弦值數(shù)據。

3 乘法器設計
    在混頻時需要用到兩個乘法器，NCO產生的16 bit正、余弦信號分別與外部輸入的12 bit信號相乘，產生兩路正交信號。電路設計中采用Booth算法設計一個12×16的有符號乘法器。
    常用的乘法運算每次都只檢查乘數(shù)1 bit的二進制數(shù)。為了加快運算速度，可以同時檢查k bit二進制數(shù)，需要利用Booth算法，也稱高基算法。Booth算法的提出主要是為了解決有符號數(shù)乘法運算中復雜的符號修正問題，所以本設計采用booth2編碼，對于補碼表示的兩數(shù)就不需要考慮符號的問題。
    16位有符號乘法器可以分為三部分：根據輸入的被乘數(shù)和乘數(shù)產生部分積、部分積壓縮產生和與進位、將產生的和與進位相加。這三部分分別對應著編碼方式、拓撲結構以及加法器。
    乘法器采用全并行設計，輸入和輸出都是并行的，電路較為復雜，但是速度極快。在電路設計初，首先將12 bit乘數(shù)a用符號位補齊成16 bit x，并將兩個16位數(shù)x、y同步一個時鐘周期，送入16×16乘法器設計，在乘法器運算結束后，同步其輸出out并取輸出結果的高12位作為混頻信號p送入FIR濾波器。乘法器結構圖如圖4所示，仿真波形如圖5所示。

4 FIR低通濾波器設計
    由于AD在中頻進行采樣，采樣速率有可能很高，而混頻后得到的數(shù)據率與采樣速率是一致的，后級的FIR濾波器根本無法達到這個處理速率，因此先通過抽取器進行抽取，使數(shù)據率快速降低，再由FIR進行濾波[6]。在此設計的FIR濾波器具體為40階，采樣頻率為48 MHz，截止頻率為6 MHz，輸入信號位寬為12 bit，輸出時鐘頻率為96 MHz，輸出位寬為16 bit。
    多抽取率低通濾波器內部主要包括20級移位寄存器組、數(shù)據整理單元、乘法累加器及求和單元。其中移位寄存器主要進行數(shù)據的延時，其功能相當于多個觸發(fā)器的串聯(lián)以實現(xiàn)多個周期的延時[7]。當2抽取時，延時2個時鐘周期；4抽取時，延時4個時鐘周期。數(shù)據整理是將兩個48 MHz數(shù)據率的數(shù)據整合為一個96 MHz數(shù)據率的數(shù)據，使用flag進行區(qū)分。乘法累加器主要將數(shù)據整理后的對應數(shù)據進行預加后乘以系數(shù)。當選擇信號sel為低電平時將對應數(shù)據預加并乘以系數(shù)；當sel變?yōu)楦唠娖綍r，將對應數(shù)據預加并乘以系數(shù)后與上一周期的求和值累加。最后的求和單元主要將5個乘累加運算結果進行相加，并取最終結果的高16位輸出，作為I支路和Q支路輸出數(shù)據。FIR濾波器的結構框圖如圖6所示。

    為了驗證所設計濾波器的有效性，將仿真所產生的時域數(shù)據送入Matlab，給出濾波前后信號的功率譜密度[8]，所得結果如圖7、圖8所示。由圖7可以看出，在濾波器截止頻率（Fcut＝6 MHz）頻帶范圍內，Matlab濾波器與信號功率譜相似；在截止頻率以外，對信號形成良好的抑制。由于存在取整、四舍五入等量化誤差，所以所設計的濾波器會引入一定的誤差，如圖8所示。

5 仿真結果和版圖設計
    DDC數(shù)字下變頻電路采用硬件描述語言Verilog實現(xiàn)各個模塊的功能后，在testbench中輸入一個位寬為12 bit、中心頻率為12 MHz的信號，并且將NCO的頻率控制字設置為11.9 MHz。在經過混頻、抽取、濾波后，最后的I、Q支路應該輸出0.1 MHz的正、余弦信號。從圖9的仿真結果可見，實部的兩個最高點間長度為10 000 ns，正好為0.1 MHz，符合設計要求。

    在電路設計完成后，采用Synopsys的DC工具將硬件描述語言綜合成門級網表，并交由后端完成版圖設計。
6 流片測試結果
    在電路流片完成后，對電路進行封裝測試，使DDC電路的I、Q支路輸出0.1 MHz的信號，將電路的實部、虛部輸出信號輸入至FPGA，使用96 MHz時鐘進行一個節(jié)拍延遲，并利用ChipScope軟件進行觀測，電路測試波形圖如圖10所示。由圖中可知，電路能夠正常輸出正、余弦信號波形，曲線也比較光滑，DDC數(shù)字下變頻電路設計成功。

    本文主要設計了一個DDC數(shù)字下變頻ASIC電路，該電路完全采用正向設計流程，0.13 μm工藝設計。從流片結果的測試情況看，電路性能指標滿足要求，完全實現(xiàn)了基于不同抽取率的數(shù)字下變頻功能。該電路能夠廣泛應用于軍事雷達、無線通信等領域，以往只能通過國外電路或者高性能FPGA實現(xiàn)數(shù)字下變頻。有了該電路，不僅減小了系統(tǒng)體積、降低了成本，而且解決了軍用電路國產化的問題。
參考文獻
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