《電子技術(shù)應(yīng)用》
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出租車計價器的FPGA設(shè)計
摘要: 本文針對FPGA器件,用EDA工具軟件Max+P1usⅡ,設(shè)計了一種出租車的計價器,它可以以十進制數(shù)的形式,直觀地顯示出租車行駛的里程和乘客應(yīng)付的費用,具有一定的實際應(yīng)用價值。
Abstract:
Key words :

      FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)是一種高密度可編程邏輯器件,它支持系統(tǒng)可編程,通過寫入不同的配置數(shù)據(jù)就可以實現(xiàn)不同的邏輯功能。使用FPGA來設(shè)計電子系統(tǒng),具有設(shè)計周期短、易于修改等明顯特點,特別適合于進行科學實驗、樣機研制和電子產(chǎn)品的小批量生產(chǎn)。

  本文針對FPGA器件,用EDA工具軟件Max+P1usⅡ,設(shè)計了一種出租車的計價器,它可以以十進制數(shù)的形式,直觀地顯示出租車行駛的里程和乘客應(yīng)付的費用,具有一定的實際應(yīng)用價值。

 

  1 系統(tǒng)設(shè)計要求

  所要設(shè)計的出租車計價器,要求能夠顯示里程數(shù)和乘客應(yīng)付的費用,其中里程數(shù)精確到0.1km,乘客應(yīng)付的費用精確到O.1元,顯示必須以十進制的形式來進行。出租車的計費標準為:起步價6元,里程在3 km以內(nèi)均為起步價;里程在3~7 km之間時,每行駛1 km增加1.6元;超過7 km時,每行駛1 km增加2.4元。

  2 系統(tǒng)設(shè)計方案

  該系統(tǒng)的設(shè)計可以采用分立元件來搭建,也可以通過單片機來設(shè)計,而使用可編程FPGA來設(shè)計,具有設(shè)計周期短、易于修改等明顯特點,而且隨著可編程邏輯器件和EDA軟件的飛速發(fā)展,越來越多的電子系統(tǒng)采用FPGA來設(shè)計,一旦該系統(tǒng)達到一定的量產(chǎn)規(guī)模,也比較容易轉(zhuǎn)化為ASIC芯片設(shè)計。因此,基于FPGA來設(shè)計一個出租車的計價器。本系統(tǒng)在EDA工具軟件MAX+plusⅡ中,采用硬件描述語言Verilog HDL和原理圖設(shè)計相結(jié)合的方法,進行各個模塊的設(shè)計,最終將各個模塊組成整個系統(tǒng)。

  出租車能夠顯示行駛的里程,可以通過車輪的轉(zhuǎn)動產(chǎn)生脈沖,然后通過計數(shù)器對脈沖進行計數(shù)來實現(xiàn)。假設(shè)出租車每行駛2 m就產(chǎn)生一個脈沖。由于里程數(shù)要精確到O.1 km,也就是100m,因此每經(jīng)過50個脈沖就要輸出一個新的脈沖信號,這里稱為100 m脈沖信號,作為里程計數(shù)器的時鐘信號,可以通過一個模為50的計數(shù)器進行分頻而得到。

  里程計數(shù)器可以用一個三位BCD碼計數(shù)器來實現(xiàn),最大能顯示到999。以前兩位為整數(shù),第三位為小數(shù),也就是最大能顯示里程99.9 km,因為出租車都在市區(qū)和近郊活動,三位BCD碼計數(shù)器是可以實現(xiàn)里程計數(shù)的。里程計數(shù)器每計數(shù)1 km還會周期性地輸出一個脈沖信號,稱為1 km脈沖信號,可以通過一定的組合電路來實現(xiàn)。

  系統(tǒng)最核心的部分就是計費如何實現(xiàn)。這里就需要設(shè)計一個BCD碼的加法器,在起步價的基礎(chǔ)上,根據(jù)行駛里程的不同,依據(jù)計費標準,每增加1 km加上一個單價,單價的產(chǎn)生可以用Verilog HDL編寫程序來實現(xiàn)。系統(tǒng)的總體設(shè)計框圖如圖1所示。

  2.1 單價產(chǎn)生模塊

 

  單價產(chǎn)生模塊的Verilog HDL源程序如下:

  其中輸入信號bai和shi就是里程計數(shù)器輸出的兩位整數(shù)里程,輸出信號jia就是根據(jù)計費標準而產(chǎn)生的單價,以三位BCD碼的形式輸出,以前兩位為整數(shù),第三位為小數(shù)。即里程在3 km以內(nèi)時,jia=0;里程在3~7 km之間時,jia=016(1.6元);超過7 km時,jia=024(2.4元)。

 

  用Verilog HDL編寫程序來實現(xiàn)模塊功能的優(yōu)點在于,當出租車的計費標準發(fā)生變化時,可以很容易地通過改寫程序來完成新的設(shè)計,比起硬件電路的修改要方便得多,這也是用Verilog HDL來實現(xiàn)模塊功能的重要優(yōu)勢。

 

  2.2 三位BCD碼加法器

 

  系統(tǒng)中用到了三位BCD碼加法器,可以實現(xiàn)三位十進制數(shù)的加法運算。加法器輸出的結(jié)果就是乘客應(yīng)付的費用,這里同樣以前兩位為整數(shù),第三位為小數(shù),也就是最大能顯示99.9元。三位BCD碼加法器由三個一位BCD碼加法器級聯(lián)而成。

 

  一位BCD碼由四位二進制數(shù)組成,四位二進制數(shù)的加法運算會產(chǎn)生大于9的數(shù)字,必須進行適當?shù)恼{(diào)整才會產(chǎn)生正確的結(jié)果。一位BCD碼加法器的Verilog HDL源程序如下:

 

  一位BCD碼加法器模塊的仿真波形和生成的模塊符號如圖2和圖3所示。

 

 

  本模塊中A和B為輸入的一位BCD碼,CIN為低位來的進位信號,CO是本片向高位產(chǎn)生的進位輸出信號,SUM是兩個數(shù)相加的和。三位BCD碼加法器由三個本模塊級聯(lián)而成,其電路原理圖和仿真波形如圖4和圖5所示。

  2.3 緩沖器模塊

  三位BCD碼加法器輸出的結(jié)果通過緩沖器以后,反饋到輸入端重新作為一個加數(shù),在1km脈沖信號的作用下,每來一個脈沖就和單價相加,形成連續(xù)累加的功能。緩沖器還有一個控制輸入端LD,LD=O時,在1km脈沖的作用下,輸出起步價6元;LD=1時,在1km脈沖的作用下,輸出和輸入相等。緩沖器的Verilog HDL源程序如下:

 

2.4 整體電路

 

  將各個模塊按照輸入輸出關(guān)系連接成整體電路如圖6所示。

  在整體電路中,clk為最原始的時鐘輸入端,cr為異步清零端,q[11..O]輸出里程,jiaqian[11..O]輸出乘客應(yīng)付的費用。

  3 系統(tǒng)仿真驗證

  整體電路的仿真波形如圖7所示。

  從系統(tǒng)仿真波形圖7(a)中可以看出,當清零端cr=O時,里程數(shù)立刻清零,乘客應(yīng)付的費用顯示三位十進制數(shù)060(起步價6元),表示乘客剛上車。當清零端cr=1時,出租車開始行進,里程和費用都開始計數(shù),里程顯示三位十進制數(shù),前兩位為整數(shù),第三位為小數(shù),也就是每行駛100 m計一次數(shù)。

  從系統(tǒng)仿真波形圖7(b)中可以看出,行駛到3 km時,費用由6元增加為7.6元,行駛到4 km時,費用由7.6元增加為9.2元,在3~7 km之間時,每行駛1 km增加1.6元。

  系統(tǒng)仿真波形圖7(c)中顯示了每行駛1 km后,費用逐漸累加的情況。系統(tǒng)仿真波形完全驗證了預(yù)期的設(shè)計要求。

  4 結(jié) 語

  通過仿真驗證表明,本文所設(shè)計的出租車計價器能夠正常地顯示行駛的里程數(shù)和乘客應(yīng)付的費用,符合預(yù)定的計費標準和功能要求?;贔PGA的設(shè)計,集成度高、設(shè)計周期短。尤其是當計費標準發(fā)生變化時,容易通過改寫Verilog HDL源程序來完成新的設(shè)計。

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