隨著FPGA制造工藝尺寸持續(xù)縮小、設(shè)計(jì)配置更加靈活，以及采用FPGA的系統(tǒng)的不斷發(fā)展，原來(lái)只采用微處理器和ASIC的應(yīng)用現(xiàn)在也可以用FPGA來(lái)實(shí) 現(xiàn)了。最近FPGA供應(yīng)商推出的新型可編程器件進(jìn)一步縮小了FPGA和ASIC之間的性能差別。盡管這類(lèi)器件的可配置性對(duì)設(shè)計(jì)工程師很有吸引力，但使用這 些器件所涉及的復(fù)雜設(shè)計(jì)規(guī)則和接口協(xié)議，要求設(shè)計(jì)工程師經(jīng)過(guò)全面的培訓(xùn)，并需要進(jìn)行參考設(shè)計(jì)評(píng)估、設(shè)計(jì)仿真和驗(yàn)證工作。另一方面，F(xiàn)PGA應(yīng)用中非常復(fù)雜 的模擬設(shè)計(jì)，例如用于內(nèi)核、I/O、存儲(chǔ)器、時(shí)鐘和其它電壓軌的DC/DC穩(wěn)壓器，也要求新的解決方案。本文討論的高性能DC/DC轉(zhuǎn)換器有助于系統(tǒng)設(shè)計(jì) 工程師克服這些挑戰(zhàn)。

FPGA系統(tǒng)的供電要求

1. 管理多個(gè)電壓軌

上 一代FPGA需要2或3個(gè)電源軌，如今有些高端的多核FPGA需要多達(dá)7個(gè)電源軌，包括傳統(tǒng)的3.3V電源軌和最新出現(xiàn)的1.0V～2.8V低電壓軌，甚 至更低的電壓軌。此外，除了FPGA，存儲(chǔ)器、網(wǎng)絡(luò)處理器、圖形處理器、模數(shù)或數(shù)摸轉(zhuǎn)換器、運(yùn)算放大器和射頻集成電路等器件也需要其它一些電壓軌。

具 有排序和跟蹤功能的DC/DC穩(wěn)壓器可確保有多個(gè)電壓軌的系統(tǒng)有序啟動(dòng)，避免電壓軌之間出現(xiàn)沖突。每個(gè)穩(wěn)壓器都必須能跟蹤其它壓器的輸出電壓。盡管 FPGA不需要電壓軌排序，但是系統(tǒng)中不同部分的電壓仍需要按順序斜坡上升或下降，以免在電壓軌上升或下降太快的時(shí)候發(fā)生閉鎖。

電源軌的跟蹤和排序以前是由單獨(dú)的電源管理IC完成，如今設(shè)計(jì)工程師要求將排序和跟蹤功能嵌入到穩(wěn)壓器中，特別是當(dāng)這些電源軌必須位于系統(tǒng)的不同地方時(shí)。

2. 調(diào)節(jié)低 Vt和I/O電壓

快速I(mǎi)/O節(jié)點(diǎn)通常要消耗FPGA應(yīng)用中的大部分功率，但1.8V和2.5V I/O提供幾十安培負(fù)載電流、高端系統(tǒng)要求40~80A I/O設(shè)計(jì)的情況非不常見(jiàn)。

根據(jù)電路板設(shè)計(jì)原則，DC/DC穩(wěn)壓器必須離負(fù)載一段距離，而且從輸出端到穩(wěn)壓點(diǎn)有一段較長(zhǎng)的PCB走線。當(dāng) 負(fù)載電流較大時(shí)，PCB走線會(huì)引入電壓誤差，誤差值等于負(fù)載電流(I)乘以這段走線的阻抗(R)。由于負(fù)載電壓降低、電流增大，這個(gè)I×R的電壓誤差值將 更大。例如，對(duì)3.3V電壓軌而言，200mV壓降將產(chǎn)生6%的誤差，而對(duì)1.2V電壓軌則會(huì)產(chǎn)生17%的誤差。因此，盡管DC/DC穩(wěn)壓器可以設(shè)置成輸 出1.2V電壓，但由于I×R壓降的存在，負(fù)載端只有1.0V電壓。

當(dāng)采用90nm和65nm工藝時(shí)，F(xiàn)PGA的Vt和性能取決于電源軌的精確度，因此17%的誤差很容易降低性能。例如，Vt的100mV變化，將使漏電流增大10倍或者更多。

標(biāo) 準(zhǔn)DC/DC穩(wěn)壓器只有在負(fù)載電壓與輸出電壓非常接近時(shí)才能進(jìn)行準(zhǔn)確的電壓調(diào)節(jié)，但它們不能對(duì)I×R壓降進(jìn)行補(bǔ)償。誤差校正必須用遠(yuǎn)端感應(yīng)放大器來(lái)實(shí)現(xiàn)。 對(duì)負(fù)載進(jìn)行差分遠(yuǎn)端檢測(cè)可以實(shí)現(xiàn)最精確的調(diào)節(jié)，這時(shí)需要精確運(yùn)算放大器和精確電阻。一個(gè)理想的穩(wěn)壓器應(yīng)該在-40oC至85oC的溫度范圍內(nèi)，提供至 少±1.5%的負(fù)載電壓調(diào)節(jié)精度。這樣的精度也許對(duì)3.3V電壓軌來(lái)說(shuō)無(wú)關(guān)緊要，因?yàn)閿?shù)字IC可容忍±0.5V的偏差，但要求1.8V、1.0V或 0.9V電壓軌的90nm或65nm器件要求更高的精度。

用戶(hù)一旦設(shè)置了穩(wěn)壓器的輸出電壓，差分遠(yuǎn)端檢測(cè)就通過(guò)在較寬的負(fù)載電流范圍內(nèi)補(bǔ)償PCB走線產(chǎn)生的I×R壓降，來(lái)自動(dòng)調(diào)節(jié)負(fù)載點(diǎn)電壓。這樣，當(dāng)系統(tǒng)處于待機(jī)模式或負(fù)載電流和I×R壓降都為峰值的全速狀態(tài)時(shí)，電壓調(diào)節(jié)將非常精確。

圖1：包括基于FPGA設(shè)計(jì)所需的所有功能的四輸出103W DC/DC系統(tǒng)簡(jiǎn)化方框圖。

3. 降低電壓紋波噪聲和電容要求

在非便攜式應(yīng)用中，隨著對(duì)壓降和電流要求的提高，當(dāng)選擇DC/DC穩(wěn)壓器時(shí)，熱耗散和工作效率變得更加重要。在便攜式應(yīng)用中，盡管每個(gè)電壓軌的負(fù)載電流較小，但工作效率和待機(jī)效率在節(jié)省電池能量和簡(jiǎn)化便攜式產(chǎn)品的熱量管理方面仍非常重要。

與 線性穩(wěn)壓器相比，開(kāi)關(guān)模式DC/DC穩(wěn)壓器在便攜式和非便攜式應(yīng)用中都是一個(gè)性能更高的解決方案，尤其在功率要求較高的時(shí)候。例如，在3.3V輸入電源 在，開(kāi)關(guān)模式穩(wěn)壓器能以90%的效率提供1.2V電壓和5A電流，而線性穩(wěn)壓器的效率只有36%。此外，開(kāi)關(guān)模式穩(wěn)壓器要消耗0.7W功率，而線性穩(wěn)壓器 則消耗10.5W。

不過(guò)，開(kāi)關(guān)模式穩(wěn)壓器因其固有的開(kāi)關(guān)工作模式會(huì)引入開(kāi)關(guān)噪聲和較高的輸出紋波噪聲(輸出電壓峰峰值紋波)。不幸的是， 需要更低電壓軌的新型FPGA、眼圖要求更嚴(yán)格的快速I(mǎi)/O信號(hào)對(duì)電源“噪聲”的容許度更低。為減少紋波噪聲，可以給電路增加更多輸入和輸出電容，以抑制 峰峰值紋波電壓。但抑制開(kāi)關(guān)噪聲的挑戰(zhàn)性更大。一種可能的方法是使DC/DC穩(wěn)壓器的工作頻率與外部時(shí)鐘同步，這樣可以強(qiáng)制穩(wěn)壓器工作在對(duì)系統(tǒng)其它噪聲敏 感器件的干擾最小的頻率范圍內(nèi)。在幾個(gè)開(kāi)關(guān)模式穩(wěn)壓器同步到一個(gè)時(shí)鐘頻率，且這個(gè)時(shí)鐘頻率不干擾系統(tǒng)其它部分的情況，這種方法尤其有效。

上述方法有助于設(shè)計(jì)噪聲較低的開(kāi)關(guān)模式負(fù)載點(diǎn)穩(wěn)壓器解決方案，不過(guò)如果在設(shè)計(jì)之初就確定了合適的結(jié)構(gòu)、功能和布局，則能大大減少噪聲問(wèn)題。這種穩(wěn)壓器能最大限度降低對(duì)電容、濾波和電磁干擾(EMI)屏蔽的依賴(lài)。

4. 精調(diào)電壓和改善空氣流動(dòng)

當(dāng) FPGA或FPGA的外圍IC被組裝到一個(gè)完整的系統(tǒng)中之后，它們的性能可能與在實(shí)驗(yàn)室工作臺(tái)上單獨(dú)測(cè)試得到的性能有所不同。焊料類(lèi)型、溫度、PCB布 線、走線阻抗、裝配流程等都會(huì)影響器件的性能。例如，如果FPGA內(nèi)核的電壓被調(diào)節(jié)在一個(gè)非預(yù)期的電壓上，內(nèi)核運(yùn)行速度就會(huì)下降，導(dǎo)致系統(tǒng)的計(jì)算能力下 降。

因此，工程師在質(zhì)檢或裝配期間評(píng)估器件性能時(shí)，要求器件能以很小的步長(zhǎng)提高或降低輸出電壓，這個(gè)功能被稱(chēng)為余量功能(margining)。在前面例子中，內(nèi)核電壓可以調(diào)高，以便使FPGA的工作頻率達(dá)到期望值。余量功能還可以幫助系統(tǒng)制造商提高生產(chǎn)高總產(chǎn)量。

人 們希望基于FPGA的系統(tǒng)在增加功能、存儲(chǔ)容量或計(jì)算能力的同時(shí)縮小尺寸，這促使設(shè)計(jì)工程師改善器件散熱的方法，其中一個(gè)簡(jiǎn)單方法是在器件上方實(shí)現(xiàn)有效的 空氣流動(dòng)。封裝高的器件阻礙了FPGA或存儲(chǔ)器這類(lèi)封裝薄的器件上方的空氣流動(dòng)。預(yù)裝配的DC/DC負(fù)載點(diǎn)穩(wěn)壓器引起的空氣阻塞問(wèn)題非常嚴(yán)重，因?yàn)檫@些器 件的高度是FPGA和其它IC高度的6至10倍。

FPGA較薄的BGA封裝非常有用，因?yàn)榭梢詮姆庋b頂部高效率地散出內(nèi)部產(chǎn)生的熱量。當(dāng)一個(gè)較高的器件(如預(yù)裝配的DC/DC穩(wěn)壓器)阻礙空氣流動(dòng)，并緊靠FPGA器件時(shí)，F(xiàn)PGA的這種優(yōu)點(diǎn)就無(wú)法發(fā)揮出來(lái)。

新一代DC/DC系統(tǒng)：µModule穩(wěn)壓器
 

凌 力爾特公司完整的開(kāi)關(guān)模式DC/DC系統(tǒng)包括片上MOSFET、電感、電容、DC/DC控制器和補(bǔ)償電路，類(lèi)似一個(gè)表面貼IC，走線簡(jiǎn)單，只需幾個(gè)大容量 電容和一個(gè)電阻來(lái)設(shè)置輸出電壓。這個(gè)DC/DC系統(tǒng)可以預(yù)組裝，并已考慮到了合理的布線和封裝，以實(shí)現(xiàn)最佳的電氣和熱性能。DC/DC開(kāi)關(guān)模式架構(gòu)采用電 流模式，其快速的瞬態(tài)響應(yīng)特性有助于最大限度地減小所需的輸出電容。這個(gè)DC/DC系統(tǒng)與外部時(shí)鐘同步，因此多個(gè)系統(tǒng)可以并聯(lián)起來(lái)以提供大電流，同時(shí)最大 程度地減小開(kāi)關(guān)噪聲干擾和輸出紋波噪聲。這些新型DC/DC穩(wěn)壓器采用微小、輕型的表面貼封裝，以使電路板組裝更緊湊、更簡(jiǎn)單。封裝的高度很低，以便于空 氣在該系統(tǒng)和有關(guān)IC的上方流動(dòng)。

凌力爾特公司將這個(gè)新一代的DC/DC系統(tǒng)稱(chēng)作µModule穩(wěn)壓器。µModule穩(wěn)壓器包含一系列 器件，輸出電流范圍為6A至12A、輸入電壓為4.5V至28V、輸出電壓為0.6V至5V。有些功能豐富的µModule穩(wěn)壓器還具有跟蹤等功能，這樣 具有多個(gè)電源軌的FPGA系統(tǒng)可實(shí)現(xiàn)正確的上電和斷電。它的電感也進(jìn)行了屏蔽，能最大限度地減小EMI。由于µModule穩(wěn)壓器具有余量功能，所以系統(tǒng) 設(shè)計(jì)工程師可以準(zhǔn)確地調(diào)節(jié)電壓，除了在組裝和測(cè)試期間提高產(chǎn)量外，還可以提高FPGA和系統(tǒng)其它部分的性能。

圖1采用LTM4601、4 層PCB設(shè)計(jì)的四輸出103W µModule DC/DC系統(tǒng)。這個(gè)解決方案利用8V至16V中間總線輸入產(chǎn)生4種輸出：1.5V/12A、1.8V/12A、2.5V/12A和3.3V/10A。圖 2是簡(jiǎn)化的方框圖。4個(gè)LTM4601單元的相位鎖定到四輸出、四相振蕩器LTC6902上，LTC6902產(chǎn)生90o交錯(cuò)的時(shí)鐘信號(hào)以減小噪聲和紋波。 圖3給出了這個(gè)簡(jiǎn)單、緊湊的解決方案的效率。特別值得一提的是，該解決方案無(wú)需散熱器。

圖2：圖1電路中的每個(gè)輸出的效率。

本文小結(jié)

凌力爾特公司在DC/DC穩(wěn)壓器架構(gòu)和封裝方面的創(chuàng)新使新一代負(fù)載點(diǎn)解決方案能夠滿(mǎn)足FPGA系統(tǒng)更嚴(yán)格的要求。µModule DC/DC穩(wěn)壓器系列包括6種產(chǎn)品，具有多種功率級(jí)別和功能。µModule DC/DC解決方案非?？煽?，這為多芯片封裝器件樹(shù)立了新的性能標(biāo)準(zhǔn)，為新一代FPGA和基于FPGA的系統(tǒng)更精細(xì)地提高性能鋪平了道路。