作為一個(gè)負(fù)責(zé)FPGA 企業(yè)市場(chǎng)營(yíng)銷(xiāo)團(tuán)隊(duì)工作的人，我不得不說(shuō)，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)創(chuàng)性，FPGA 正不斷實(shí)現(xiàn)其支持片上系統(tǒng)設(shè)計(jì)的承諾。隨著每一代新產(chǎn)品的推出，FPGA 在系統(tǒng)中具有越來(lái)來(lái)越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺(tái)等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。 

 因此，在摩爾定律的作用下，FPGA 產(chǎn)業(yè)的門(mén)數(shù)量不斷增加，性能與專(zhuān)門(mén)功能逐漸加強(qiáng)，使得 FPGA 在電子系統(tǒng)領(lǐng)域能夠取代此前只有 ASIC 和 ASSP 才能發(fā)揮的作用。不過(guò)，說(shuō)到底，FPGA 這種出色的硅芯片必須要有適當(dāng)?shù)脑O(shè)計(jì)工具輔佐，讓設(shè)計(jì)人員充分發(fā)揮 FPGA 的作用，否則再好的產(chǎn)品也毫無(wú)意義。 

毫無(wú)疑問(wèn)，隨著 FPGA 硅芯片的更新?lián)Q代、推陳出新，FPGA 工具在改進(jìn)綜合運(yùn)行時(shí)間、編譯時(shí)間以及布局布線(xiàn)算法方面取得重大進(jìn)步的同時(shí)，實(shí)現(xiàn)了更低的功耗和更高的性能。不過(guò)，上述進(jìn)步基本沒(méi)有體現(xiàn)在嵌入式軟件方面，而且DSP 設(shè)計(jì)人員或系統(tǒng)架構(gòu)師并不熟悉 FPGA 設(shè)計(jì)工作。盡管FPGA的性能和定制要優(yōu)于MPU和ASSP，但許多設(shè)計(jì)團(tuán)隊(duì)由于不熟悉 FPGA 設(shè)計(jì)，因此只好選擇 MPU 或ASSP，這種情況真的不該埋怨設(shè)計(jì)團(tuán)隊(duì)，畢竟 MPU 或 ASSP 的設(shè)計(jì)工作要簡(jiǎn)便快捷一些，而且學(xué)習(xí)新的設(shè)計(jì)技術(shù)需要時(shí)間，導(dǎo)致設(shè)計(jì)團(tuán)隊(duì)的設(shè)計(jì)周期延長(zhǎng)。若想幫助 FPGA 用戶(hù)獲得成功，FPGA 廠(chǎng)商必須實(shí)現(xiàn)設(shè)計(jì)工作的自動(dòng)化，但又不能強(qiáng)行定義用戶(hù)的設(shè)計(jì)流程。因此，我們必須滿(mǎn)足不同設(shè)計(jì)領(lǐng)域的不同要求。 

 從另一個(gè)角度來(lái)看，如果 FPGA 廠(chǎng)商要想進(jìn)一步推廣 FPGA，就需要在現(xiàn)有 VHDL 和Verilog（邏輯）設(shè)計(jì)人員的基礎(chǔ)上進(jìn)一步滿(mǎn)足嵌入式軟件以及 DSP 等其它設(shè)計(jì)領(lǐng)域的需求和設(shè)計(jì)方法要求。這些設(shè)計(jì)人員有自己的具體要求，需要不同的設(shè)計(jì)方法和語(yǔ)言。我們應(yīng)構(gòu)建一個(gè)適當(dāng)?shù)钠脚_(tái)，使 FPGA 廠(chǎng)商及其第三方生態(tài)合作伙伴能夠在此基礎(chǔ)上滿(mǎn)足具體應(yīng)用及市場(chǎng)的需求。 

 今年 2月，隨著最新Virtex-6 與 Spartan-6 FPGA 系列產(chǎn)品的推出，賽靈思開(kāi)始向客戶(hù)推薦“目標(biāo)設(shè)計(jì)平臺(tái)”的理念。過(guò)去，我們一直為設(shè)計(jì)人員提供開(kāi)發(fā)板、硅芯片、工具、IP 以及參考設(shè)計(jì)，不過(guò)多年來(lái)，我們清楚地認(rèn)識(shí)到，我們需要一個(gè)更加有效、規(guī)范的方式來(lái)為設(shè)計(jì)人員提供一個(gè)開(kāi)展設(shè)計(jì)工作的平臺(tái)。客戶(hù)需要的是更加完整、可擴(kuò)展性更強(qiáng)、產(chǎn)品化程度更高的解決方案，而“目標(biāo)設(shè)計(jì)平臺(tái)”正是我們根據(jù)上述要求制定完成的。 

 目標(biāo)設(shè)計(jì)平臺(tái)在充分考慮到客戶(hù)設(shè)計(jì)進(jìn)程和成功需求的基礎(chǔ)上集成了五大關(guān)鍵組件：1）FPGA 器件；2）IP 核；3）采用業(yè)界驗(yàn)證方法的設(shè)計(jì)環(huán)境；4）強(qiáng)大的參考設(shè)計(jì)；5）可擴(kuò)展的開(kāi)發(fā)板和套件。作為上述方案的一部分，我們還優(yōu)化了工具，旨在為邏輯、嵌入式、DSP 以及系統(tǒng)級(jí)設(shè)計(jì)等特定設(shè)計(jì)領(lǐng)域提供所需的各種工具和 IP，確保提高設(shè)計(jì)團(tuán)隊(duì)的工作效率。邏輯設(shè)計(jì)人員自然要確保獲得含有所有傳統(tǒng) FPGA 工具的完整 RTL 設(shè)計(jì)流程，以滿(mǎn)足高級(jí)平面布置、在線(xiàn)驗(yàn)證以及漸增實(shí)施的需求。不過(guò)，FPGA 廠(chǎng)商需要從其它各領(lǐng)域設(shè)計(jì)人員的切實(shí)需求出發(fā)，以便使嵌入式與 DSP 設(shè)計(jì)人員以及系統(tǒng)架構(gòu)師能將設(shè)計(jì)工作的各方面聯(lián)系在一起，高效地使用可編程邏輯。 

 FPGA 廠(chǎng)商多年來(lái)一直支持嵌入式和數(shù)字處理技術(shù)的發(fā)展。隨著我們?cè)谠撌袌?chǎng)領(lǐng)域的發(fā)展，我們目睹了市場(chǎng)的巨大變革。尤其是過(guò)去兩年半以來(lái)，我們看到了平均有 20% 的嵌入式設(shè)計(jì)客戶(hù)正在使用一個(gè)以上的處理器。過(guò)去，客戶(hù)面臨的挑戰(zhàn)主要是如何自己獨(dú)立完成設(shè)計(jì)工作，而現(xiàn)在，我們必須為客戶(hù)提供可簡(jiǎn)化系統(tǒng)生成的更加自動(dòng)化的設(shè)計(jì)流程，充分發(fā)揮多處理器的作用。 

 嵌入式設(shè)計(jì)人員需要一種新的設(shè)計(jì)方法，讓他們能夠快速配置硬件平臺(tái)，并創(chuàng)建包括適當(dāng)?shù)膸?kù)、自動(dòng)生成的設(shè)備驅(qū)動(dòng)程序及完整開(kāi)發(fā)板支持套件的定制軟件設(shè)計(jì)方案。這種高效環(huán)境能加速開(kāi)發(fā)進(jìn)程，節(jié)約開(kāi)發(fā)時(shí)間，從而避免容易出錯(cuò)的手動(dòng)操作。此外，設(shè)計(jì)人員還要能夠創(chuàng)建自己的定制處理平臺(tái)，將外部功能集成到 FPGA 中，從而降低系統(tǒng)成本。這可幫助他們?cè)谙到y(tǒng)特性與尺寸間，以及軟／硬件特性間實(shí)現(xiàn)最佳平衡，從而實(shí)現(xiàn)最高性?xún)r(jià)比。 

 下面，我們就來(lái)談?wù)?/span> DSP 設(shè)計(jì)流程。為了幫助在 FPGA 中實(shí)施復(fù)雜算法的算法開(kāi)發(fā)人員，我們要為設(shè)計(jì)人員提供高度自動(dòng)化的流程，而且即便設(shè)計(jì)人員不熟悉硬件描述語(yǔ)言，也不影響設(shè)計(jì)工作。設(shè)計(jì)人員應(yīng)當(dāng)在整體系統(tǒng)開(kāi)發(fā)流程早期階段就能使用 DSP 設(shè)計(jì)環(huán)境來(lái)開(kāi)發(fā)高級(jí)算法的硬件解決方案，或組裝全套 DSP 系統(tǒng)，便于生產(chǎn)。 

 比方說(shuō)，一名 DSP 設(shè)計(jì)人員用 The MathWorks 推出的 Simulink 開(kāi)始基于模型的設(shè)計(jì)工作。首先，他用一系列模塊開(kāi)始工作，這些模塊代表著其所用算法的高級(jí)數(shù)據(jù)流程。接下來(lái)，他要在 FPGA 中實(shí)施設(shè)計(jì)方案。他在 Simulink 環(huán)境中啟用工具，用廠(chǎng)商提供的 DSP IP 生成構(gòu)建下一階段模型的模塊，并用 Simulink 或 MATLAB 實(shí)施并驗(yàn)證，完成基準(zhǔn)測(cè)試。 

 DSP設(shè)計(jì)流程通常包括以下步驟： 

• 用 The MathWorks推出的業(yè)界標(biāo)準(zhǔn)工具配合賽靈思的 System Generator與AccelDSP 綜合工具開(kāi)發(fā)并驗(yàn)證硬件模型。 
• 生成 HDL 位和周期仿真精確的電路圖，也就是說(shuō)，其行為確保符合原始模型中的功能。 
• 設(shè)計(jì)綜合并生成比特流，用于 FPGA 的編程?，F(xiàn)在FPGA 設(shè)計(jì)人員無(wú)需將 DSP 工程師或系統(tǒng)架構(gòu)師的設(shè)計(jì)方案轉(zhuǎn)變?yōu)?/span> HDL，從而避免了既耗時(shí)且容易出錯(cuò)的步驟。 

 在本模型中，設(shè)計(jì)人員可使用過(guò)濾器，過(guò)濾器的系數(shù)需要適應(yīng)于即將通過(guò)系統(tǒng)的數(shù)據(jù)，因此我們可通過(guò)共享存儲(chǔ)器向過(guò)濾器添加處理器組件。利用賽靈思工具，設(shè)計(jì)人員還能在系統(tǒng)生成器中調(diào)用軟件開(kāi)發(fā)套件，編寫(xiě)一些C代碼，以便根據(jù)數(shù)據(jù)更新系數(shù)，并編輯整個(gè)模塊，將其下載到開(kāi)發(fā)板上進(jìn)行實(shí)時(shí)調(diào)試，仍用 SimuLink 或 MATLAB 測(cè)試基準(zhǔn)實(shí)現(xiàn)硬件協(xié)同仿真。最后，如需要修改某些 C 代碼的話(huà)，設(shè)計(jì)人員可即時(shí)進(jìn)行修改，且無(wú)需對(duì)設(shè)計(jì)方案進(jìn)行再編譯。 

 系統(tǒng)架構(gòu)師的角色就是完成整個(gè)設(shè)計(jì)工作，根據(jù)設(shè)計(jì)方案的復(fù)雜程度，架構(gòu)師可能需要在嵌入式、DSP 和 RTL等領(lǐng)域跨領(lǐng)域工作。這時(shí)，FPGA廠(chǎng)商就需要提供系統(tǒng)級(jí)和RTL級(jí)工具。 

 系統(tǒng)設(shè)計(jì)的理念需要集成不同領(lǐng)域的技術(shù)知識(shí)，在 FPGA 中更好地利用資源。隨著應(yīng)用對(duì) DSP 功能的依賴(lài)程度越來(lái)越高，我們可讓處理器充分利用加速器的作用，從而大幅提高性能。事實(shí)上，FPGA 專(zhuān)用系統(tǒng)設(shè)計(jì)的一大優(yōu)勢(shì)就在于它能執(zhí)行系統(tǒng)分區(qū)，控制軟硬件實(shí)施的平衡。對(duì)許多用戶(hù)來(lái)說(shuō)，已經(jīng)沒(méi)必要對(duì)低級(jí) HDL 語(yǔ)言進(jìn)行算法優(yōu)化。 

 FPGA 為設(shè)計(jì)、實(shí)施和修改片上系統(tǒng)級(jí)硬件提供了高度的靈活性，在目前全球產(chǎn)業(yè)面臨巨大壓力的情況下，這種靈活性對(duì)設(shè)計(jì)人員尤為重要，而且正不斷服務(wù)于更多的產(chǎn)業(yè)、公司和工程師。甚至在產(chǎn)品的設(shè)計(jì)階段，電子系統(tǒng)的設(shè)計(jì)人員就面臨著不斷加劇的商業(yè)挑戰(zhàn)和日益苛刻的產(chǎn)品要求，所以必須利用 FPGA 來(lái)解決難題，否則就難以工作。FPGA 廠(chǎng)商要與合作伙伴一道致力于提供新的設(shè)計(jì)方法，幫助客戶(hù)跟上快速發(fā)展的業(yè)務(wù)和產(chǎn)品要求的步伐，不斷實(shí)現(xiàn)進(jìn)步。 不僅要滿(mǎn)足 FPGA 硅芯片的發(fā)展要求，還要滿(mǎn)足相關(guān)工具發(fā)展的要求，從而提供更加以市場(chǎng)為導(dǎo)向的、用戶(hù)更加友好的設(shè)計(jì)體驗(yàn)。