基于FPGA的高性能離散小波變換設(shè)計

摘要： 在數(shù)字信號處理領(lǐng)域，小波變換無論在理論研究還是工程應(yīng)用方面都具有廣泛的價值，因此高性能離散小波變換的FPGA實現(xiàn)架構(gòu)的研究就顯得尤為重要。本文針對db8 (Daubechies 8)小波設(shè)計了一個16階16位的正、反變換系統(tǒng)，用DE2開發(fā)板進行了系統(tǒng)驗證，在FPGA的邏輯單元資源消耗12%的情況下，正、反變換的最高時鐘頻率分別達到了217.72MHz、217.58MHz。對比同類文獻，本設(shè)計在最高處理速度方面具有明顯的優(yōu)勢。在此基礎(chǔ)上，考慮到通用性的要求，本文還設(shè)計了一種小波種類可選、小波階數(shù)可調(diào)的通用小波變換FPGA架構(gòu)，該通用小波正、反變換系統(tǒng)的最高時鐘頻率分別為114.10 MHz、152.09 MHz。此結(jié)構(gòu)具有通用性強的特點，可高性能實現(xiàn)多種小波變換。設(shè)計采用DA(Distributed Arithmetic)算法和LUT(Look-Up Table)技術(shù)來實現(xiàn)小波變換中的濾波器，并使用流水線結(jié)構(gòu)以及調(diào)用Altera 提供的IP核完成了設(shè)計的優(yōu)化，用MATLAB驗證了設(shè)計的功能。

原創(chuàng)聲明：此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。