摘  要： 介紹了一種基于FPGA和Camera link協(xié)議的圖像采集系統(tǒng)設計方案。設計中將接口信號和圖像數(shù)據(jù)轉(zhuǎn)換為低壓差分信號(LVDS)進行傳輸，提高了信號的精度和傳輸距離。闡述了具體的硬件接口電路設計以及接口信號程序設計，并給出了實驗結果。
關鍵詞： FPGA；camera link；接口電路

　多年來，科學和工業(yè)數(shù)碼相機市場一直缺乏一種標準的通信方式。圖像采集卡和相機各自的制造商都使用不同的連接器開發(fā)產(chǎn)品，使得廠家對于電纜生產(chǎn)變得困難并且對消費者造成很大的困惑。隨著數(shù)據(jù)傳輸速率的不斷提高，一種在數(shù)碼相機與圖像采集卡之間的連接標準將變得更加必要。Camera link是NI公司聯(lián)合多個攝像頭及圖像采集卡公司共同推出的一種機器視覺應用的通信接口。該接口擴展了Channel link的基礎技術，提供了一種對于機器視覺應用來說更有效的規(guī)范。
　有很多關于Camera link接口方面的研究，但基于色選系統(tǒng)并與FPGA結合的技術資料十分缺乏。本文主要介紹了Camera link接口的通信協(xié)議以及一種以FPGA為主控芯片并且基于Camera link接口的圖像采集、處理、顯示的系統(tǒng)設計方案，并就方案中的Camera link模塊結合色選機實例進行具體介紹。
1 Camera link協(xié)議[1-2]
　國家半導體公司基于在物理層的LVDS(低壓差分信號)開發(fā)了Channel link技術作為平板顯示器的一種解決方案。該技術后來被擴展成一個通用數(shù)據(jù)的傳輸方法，而Camera link就是在Channel link基礎上形成的。
Channel link由一對驅(qū)動器和接收器組成。該驅(qū)動器有28 bit的單端數(shù)據(jù)信號和1個單端時鐘。這些信號以7：1的比例串行化成4個數(shù)據(jù)流和1個鎖相時鐘，并通過5個LVDS對驅(qū)動。該接收器接收4個LVDS數(shù)據(jù)流和1個LVDS時鐘并把它們轉(zhuǎn)化成28 bit數(shù)據(jù)和1個時鐘信號。Channel link的數(shù)據(jù)傳輸速率(高達2.38 Gb/s)滿足當前傳輸速率不斷增加的趨勢。圖1為Channel link連接示意圖。

　Camera link接口的視頻數(shù)據(jù)信號包括24 bit的圖像數(shù)據(jù)和4 bit的圖像使能信號，它們通過Camera link總線傳輸。4個視頻同步信號分別定義為：
　幀有效信號FVAL，當FVAL為高電平時，輸出一幀有效數(shù)據(jù)；行有效信號LVAL，當LVAL為高電平時，輸出一個有效像元行；數(shù)據(jù)有效信號DVAL，當FVAL和LVAL為高時，DVAL為高電平，輸出有效數(shù)據(jù)；SPARE為自定義控制信號。
　為了便于相機控制，Camera link保留4對LVDS信號，分別是Camera Control 1(CC1)、Camera Control 2(CC2)、Camera Control 3(CC3)、Camera Control 4(CC4)，它們定義了相機的輸入和圖像采集卡的輸出。相機制造商可以自定義這些信號，以滿足它們特定產(chǎn)品的需要。比如DALSA相機控制配置一般為：CC1——EXSYNC(低電平有效)；CC2——PRIN；CC3——Direction；CC4——Not used。
Camera link分配兩對LVDS信號用于攝像頭和圖像采集卡之間的異步串行通信。攝像頭和圖像采集卡需至少支持9 600波特率。這兩個信號分別是：Ser TFG(相機串行輸出端至圖像采集卡串行輸入端)和Ser TC(圖像采集卡串行輸出端至相機串行輸入端)。并且其串行接口具有以下特點：一個起始位，一個停止位，無奇偶校驗位，無握手。
　Camera link接口有3個端口配置，分別為Base、Medium、Full，它們各自需要的芯片數(shù)目和連接器的數(shù)目各不相同，具體如表1所示。一個端口定義為一個8 bit字。最低有效位(LSB)是第0位，最高有效位(MSB)是第7位。Camera link接口采用的A-H的8個端口。

　當Camera link端口配置為Base時，其端口的各個位與接口芯片管腳之間存在著一定的對應關系，詳細的位配置信息見參考文獻[3]。如果Camera link的端口配置為Medium或者Full時，應當注意，如果端口D和G需要時，應使用和端口A相同的位配置管腳；如果端口E和H需要時，應使用和端口B相同的位配置管腳；如果端口F需要時，應使用和端口C相同的位配置管腳。
2 系統(tǒng)硬件平臺
2.1 系統(tǒng)框圖
　該系統(tǒng)主要由圖像傳感器(CCD)、模數(shù)轉(zhuǎn)換芯片(A/D)、現(xiàn)場可編程門陣列(FPGA)、Camera link接口芯片和圖像采集卡五部分組成。CCD完成圖像的光電轉(zhuǎn)換，產(chǎn)生圖像的模擬信號，A/D將圖像的模擬信號轉(zhuǎn)換成數(shù)字信號，然后數(shù)字信號轉(zhuǎn)換成LVDS信號，最后通過圖像采集卡把圖像信號發(fā)送給PC機并通過液晶顯示器顯示。在這一過程中，F(xiàn)PGA主控模塊控制CCD、A/D、Camera link接口芯片，使系統(tǒng)正常工作。系統(tǒng)框圖如圖2所示。

2.2 Camera link接口電路[3-4]

　選用Altera公司Cyclone III系列的FPGA芯片EP3C25Q240C8為主控芯片，用以設計系統(tǒng)時序、圖像數(shù)據(jù)和產(chǎn)生相應的控制信號。Camera link 接口主要完成CMOS/TTL信號至LVDS信號的轉(zhuǎn)換，以及數(shù)據(jù)有效信號的控制。其硬件芯片采用NI公司的DS90CR285來實現(xiàn)Camera link硬件接口電路。
　采用DS90CR285發(fā)送器實現(xiàn)LVDS的電平轉(zhuǎn)換，選用Base端口配置，端口Port A、Port B、Port C分別對應24 bit RGB數(shù)據(jù)中的R、G、B。每一個發(fā)送時鐘里，28 bit輸入數(shù)據(jù)被采樣和傳輸，其中包括：24 bit的圖像數(shù)據(jù)分別對應TxIN0-TxIN23；4 bit的圖像數(shù)據(jù)同步信號Spare、LVAL、FVAL和DVAL分別對應TxIN24-TxIN27。
　Camera link連接器選用3M公司的MDR-26連接器。在LVDS信號設計中，需要為LVDS信號進行終端匹配，在接收器的差分線對間跨接一個100 Ω的電阻。其中，攝像頭中的DS90CR285輸出信號與MDR-26管腳之間的對應關系如表2所示。

3 程序設計[4-6]
　設計采用VHDL硬件描述語言進行時序設計。由于KLI-2113芯片結構的設計特點，在其輸出有效像元之前，CCD模擬寄存器依序輸出4個虛擬單元信號、12個啞元信號，接著輸出2 098個有效信號，在輸出有效像元之后再輸出12個用于檢測一個周期結束的檢測信號、兩個虛擬單元信號，共2 128個輸出信號，最后輸出若干個無效像元，完成一個CCD的工作周期。
部分VHDL程序如下：
……
process(TxCLK)
      begin
    if TxCLK′event and TxCLK=′1′
   then if cnt12<tim
   then cnt12<=cnt12+1；
else cnt12<=(others=>′0′)；
    end if；
    if cnt12 > 15  and cnt12 < 2114
   then LVAL<=′1′；
else LVAL<=′0′；
    end if；
    end if；
end process；
……
　將程序下載到FPGA進行實現(xiàn)，圖3給出了Quartus II仿真結果。

　本文的創(chuàng)新點在于以FPGA為主控芯片，結合CCD、AD、Camera link接口、圖像采集卡，實現(xiàn)了圖像的采集、傳輸、顯示等功能。將CCD拍攝的圖像的模擬信號經(jīng)過A/D轉(zhuǎn)換器轉(zhuǎn)換成8 bit數(shù)字信號，由DS90CR285芯片轉(zhuǎn)換成5對的LVDS低壓差分信號，Camera link接口經(jīng)過圖像采集卡發(fā)送至PC端，可以正確顯示圖像，滿足設計要求，并且為以后關于圖像采集的研究提供一定經(jīng)驗。
參考文獻
[1] 李寧，汪駿發(fā).基于Camera Link的高速數(shù)據(jù)采集系統(tǒng)[J].紅外，2005，6(7)：31-37.
[2] Specifications of the camera link interface standard for digital camera and frame frabbers[M]. 2000.
[3] NI公司.DS90CR285/ DS90CR286芯片手冊.
[4] 潘松，黃繼業(yè).EDA技術與VHDL(第二版)[M].北京：清華大學出版社，2007.
[5] 吳繼華，王誠.Altera FPGA/CPLD設計[M].北京：人民郵電出版社，2010.
[6] 陳忠平，高金定.基于Quartus IIr FPGA/CPLD設計與實踐[M].北京：電子工業(yè)出版社，2010.