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雷達視頻信號模擬器的硬件設計與實現(xiàn)

2009-05-12
作者：任勇峰, 李圣昆, 劉 鑫, 劉

??? 摘? 要： 一種基于TMS320C6713和FPGA的雷達視頻信號模擬器，給出了一種可實時模擬多批次目標回波的雷達信號模擬器的實現(xiàn)方案。重點介紹了系統(tǒng)的硬件電路及其實現(xiàn)，并提出一種自適應單環(huán)總線結構，用于數(shù)據(jù)的快速下載。其視頻信號的生成過程不是像大多視頻模擬器的雜波數(shù)據(jù)那樣通過USB或PCI總線將PC機的數(shù)據(jù)實時地傳輸至硬件電路的緩存單元，而是通過上述總線將雜波、噪聲及目標參數(shù)等數(shù)據(jù)預先一次性下載至硬件電路的Flash存儲器中，生成視頻信號時，各通道分別從對應的Flash中讀取數(shù)據(jù)，這樣，系統(tǒng)的最大數(shù)據(jù)吞吐量就可達到240 MB/s，完全滿足視頻信號產生的實時性要求。?

??? 關鍵詞： 視頻信號； 數(shù)字信號處理； 總線； Flash

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??? 雷達信號模擬技術根據(jù)信號注入點不同可以分為射頻信號模擬、中頻信號模擬、視頻信號模擬。信號注入點越靠前，模擬越復雜，結果越接近現(xiàn)實；信號注入點位置越靠后，模擬越容易，逼真程度越低[1]。采用不同的模擬方法應根據(jù)實驗任務需求以及實驗環(huán)節(jié)、經(jīng)費的不同來選擇。本文的雷達信號模擬器以作戰(zhàn)系統(tǒng)與武器系統(tǒng)的聯(lián)調測試及訓練為工程應用背景，因此選用逼真度與復雜度都相對較低的視頻信號模擬方式。?

??? 在目前已有的視頻信號模擬器中，多采用PC機+DSP組合的結構[2]。由PC機離線產生所需的雜波、噪聲等數(shù)據(jù)，在模擬器工作時，通過PCI接口或USB接口將預先生成好的數(shù)據(jù)，從PC機實時傳送至硬件電路指定的存儲空間，DSP調用相關數(shù)據(jù)，經(jīng)過實時運算生成的視頻數(shù)據(jù)存入輸出緩存，最終在同步信號的觸發(fā)下，經(jīng)過D/A轉換，生成視頻信號[3-4]。?

??? 隨著半導體產業(yè)的飛速發(fā)展，高速、大容量存儲芯片制作工藝也有了極大提高，目前市場上已出現(xiàn)單片容量為4 GB的Flash存儲芯片，為雷達視頻模擬過程中所需的大量背景雜波數(shù)據(jù)的存儲提供了硬件基礎[5]，而且目前常見的Flash峰值讀寫速度可以達到40 MB/s，能夠滿足大多數(shù)視頻模擬的數(shù)據(jù)量吞吐要求。而本文所設計的視頻信號模擬器正是基于這一現(xiàn)有條件，整個系統(tǒng)仍使用PC機+DSP組合的構架，但在視頻模擬過程中不再從PC機實時傳送數(shù)據(jù)至硬件存儲單元，而是在生成視頻信號前，將預先生成的大量雜波、噪聲數(shù)據(jù)下載至硬件電路的Flash存儲器中，在生成視頻信號的過程中，從Flash中讀取雜波、噪聲及目標參數(shù)，然后經(jīng)DSP運算產生視頻數(shù)據(jù)，最終經(jīng)D/A轉化生成視頻信號。?

??? 本文提出的視頻回波模擬器是模擬某型導引頭雷達系統(tǒng)的輸出，生成和差三通道共6路視頻信號，用來調試對應的雷達信號處理器。?

1 系統(tǒng)結構?

??? 模擬器采用板卡式結構，由1塊主控卡、3塊視頻信號卡（每塊信號卡2路，包括和、俯仰及方位I、Q共6路信號）和1塊高速背板總線組成。主控卡與PC機通過USB接口通信，并與信號處理機通過同步串口通信，另外將信號處理機的PRT同步信號、搜索/跟蹤等同步信號接入背板總線；視頻信號卡根據(jù)上位機生成的雜波數(shù)據(jù)、目標參數(shù)及航跡數(shù)據(jù)生成視頻信號，為保證各路信號的一致性，所有視頻信號卡采用相同的PCB設計；整個背板總線包括并行總線和LVDS總線兩部分，并行總線用于傳遞同步信號及各卡的電源，LVDS總線作為命令、地址及數(shù)據(jù)傳輸路徑；電源卡用于給整個系統(tǒng)供電。?

??? 系統(tǒng)的結構框圖及與雷達信號處理器的連接關系如圖1所示。?

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1.1 主控卡?

??? 主控卡的原理框圖如圖2所示，該卡以FPGA作為中心控制單元，使用USB接口芯片與上位機進行通信，F(xiàn)PGA控制USB單片機及LVDS收發(fā)器將上位機指令、地址及數(shù)據(jù)通過背板總線下發(fā)至視頻信號卡。另外，F(xiàn)PGA在其內部開辟緩存空間，通過USB單片機接收上位機發(fā)給信號處理器的指令，通過同步串口，并將其轉為差分信號發(fā)給信號處理器，另外，信號處理器反饋回其相應的狀態(tài)信息，通過FPGA控制USB單片機上傳給上位機來實時顯示。?

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1.2 背板總線?

??? 系統(tǒng)需要產生和差三通道I、Q共6路回波信號，而每路信號都需要將對應的雜波、噪聲及目標下載到Flash存儲器中，因為數(shù)據(jù)量較大，且考慮到下載速度的問題，本文中背板總線采用了自行設計的單環(huán)網(wǎng)總線結構，該環(huán)網(wǎng)基于DS92LV18低壓差分信號收發(fā)器和低壓差分信號傳輸模擬交叉點開關SCAN90CP02來實現(xiàn)，通過各子卡的插拔可實現(xiàn)對SCAN90CP02的邏輯控制，從而保證無論背板各擴展槽是否有卡，整個環(huán)路都保持封閉狀態(tài)。DS92LV18的主要性能特點是：15 MHz～66 MHz 18:1/1:18串行/解串器，收發(fā)一體設計，內置發(fā)射/接收數(shù)字鎖相環(huán)，提供幀同步、幀檢測、時鐘恢復功能，可以進行單芯片環(huán)路測試，芯片引腳基本兼容，設有本地及線路環(huán)回模式。SCAN90CP02的特點有：每通道的傳輸速率達1.5 Gb/s，低功耗，在雙中繼器模式下，最高速率時的電流僅為70 mA，低輸出抖動，可配置的預增強功能（0/25/50/100%）可驅動有損耗的背板和電纜LVDS/BLVDS/CML/LVPECL輸入，LVDS輸出。由該兩款芯片組成的環(huán)網(wǎng)總線可達到的最大數(shù)據(jù)吞吐速度為1.188 Gb/s，能夠滿足數(shù)據(jù)快速下載的要求。背板自適應單環(huán)網(wǎng)總線原理框圖如圖3所示。?

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1.3 視頻信號卡?

??? 視頻信號卡為整個系統(tǒng)的核心部分，因為視頻信號的生成需要的運算量很大，由單個DSP難以完成多路視頻信號的生成，同時出于系統(tǒng)升級的考慮，本文所設計的視頻信號模擬器每路都使用一片TI公司推出的TMS320C6713高性能的浮點數(shù)字信號處理器。其采用先進的超長指令字結構，內部有8個獨立的功能單元、2個定點算術邏輯單元、2個浮點乘法器、4個浮點ALU，內部設計有32個32位通用目的寄存器，4 KB的L1高速程序緩存區(qū)，4 KB的L1高速數(shù)據(jù)緩存器，256 KB的L2兩級數(shù)據(jù)緩存器。這種結構的設計可以最大限度地發(fā)揮8個功能單元的并行計算能力，使得DSP在300 MHz系統(tǒng)時鐘工作時，其性能可以達到2 400 MIPS，1 800 MFLO/s[6]。單路視頻信號生成的原理框圖如圖4所示。DSP來完成視頻信號的運算，其中FPGA 1用于控制LVDS收發(fā)器接收來自總線的命令、地址及數(shù)據(jù)，在產生視頻信號前，將上位機預先生成好的雜波數(shù)據(jù)、噪聲及目標參數(shù)下載至Flash存儲器中，生成視頻信號期間，F(xiàn)PGA 1判斷信號處理器的工作狀態(tài)，將Flash存儲器的數(shù)據(jù)讀出至輸入FIFO中；FPGA 2主要完成DSP讀寫輸入、輸出FIFO的邏輯轉化，接收來自DSP計算視頻信號相對PRF信號的延遲時間，通過FPGA 1接收同步信號，控制讀出輸出FIFO的數(shù)據(jù)并啟動D/A轉化；DSP將輸入FIFO的數(shù)據(jù)讀入其內部RAM，根據(jù)對應的數(shù)據(jù)及目標參數(shù)，生成所需的視頻信號數(shù)據(jù)，并將運算完畢的數(shù)據(jù)寫入輸出FIFO。FIFO使用IDT72V17160，其讀寫速度可達100 MHz。?

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2 系統(tǒng)工作流程?

??? 上位機根據(jù)噪聲和雜波模型脫機產生和路、方位差、俯仰差三通道I/Q雜波和噪聲及目標參數(shù)，由上位機發(fā)出指令和卡地址，將各通道的數(shù)據(jù)下載至對應的Flash存儲器中，之后由上位機生成信號處理器指令，下發(fā)至主控卡的緩存中，在同步信號的觸發(fā)下，將指令發(fā)給信號處理器，同時視頻卡根據(jù)該同步信號產生視頻信號，信號處理器對視頻信號進行采樣、運算，并將運算結果及其狀態(tài)信息送至上位機顯示。?

2.1 數(shù)據(jù)下載?

??? 數(shù)據(jù)下載即將上位機預先生成的雜波、噪聲數(shù)據(jù)及目標參數(shù)通過背板總線下載到各通道對應的Flash存儲器中。整個下發(fā)過程由上位機啟動，按照表1所示格式將命令、地址、數(shù)據(jù)發(fā)至主控卡，然后由主控卡FPGA控制LVDS收發(fā)器，將命令、地址及數(shù)據(jù)發(fā)送至環(huán)網(wǎng)總線上。所有在該總線的節(jié)點（視頻卡）接收到命令后，轉為數(shù)據(jù)下載工作狀態(tài)，接著再判斷是否為該節(jié)點的地址，若是，準備接收數(shù)據(jù)，并判斷區(qū)地址，將數(shù)據(jù)寫入對應的Flash分區(qū)中；若不是，關閉數(shù)據(jù)通道，等待接收新的卡地址。?

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??? 因為Flash存儲器在寫入2 KB數(shù)據(jù)后需要一個較長的編程時間，所以，在實際數(shù)據(jù)下載的過程中，使用輪循寫入的方法[7]，即上位機每發(fā)出2 KB數(shù)據(jù)后，就發(fā)出新的卡地址，將數(shù)據(jù)寫入下一通道的Flash存儲器中，這樣依次執(zhí)行，到第一通道后，F(xiàn)lash存儲器編程結束，再將數(shù)據(jù)繼續(xù)寫入，從而達到節(jié)約數(shù)據(jù)下載時間的目的。?

2.2 視頻信號的生成?

??? 整個視頻信號的生成過程中，數(shù)據(jù)的搬移及信號的運算均由DSP來完成。由于TMS320C6713 DSP具有16個EDMA通道，其可以在不占用CPU運行周期的前提下，實現(xiàn)數(shù)據(jù)的快速搬移，所以本設計中在DSP內部開辟一個乒乓緩存區(qū)。CPU在調用乒緩存中的數(shù)據(jù)時，EDMA往乓緩存中搬移數(shù)據(jù)，之后進行交換，這樣EDMA數(shù)據(jù)搬移和CPU進行信號運算同時執(zhí)行，保證視頻信號生成的實時性。?

??? 當各通道的雜波、噪聲及目標參數(shù)下載完成后，各通道FPGA 1收到上位機的指令，將存于Flash的數(shù)據(jù)讀出至輸入FIFO中，DSP啟動EDMA通道將輸入FIFO數(shù)據(jù)讀至其內部乒緩存中，此時，由DSP發(fā)出一個READY信號給FPGA 2，F(xiàn)PGA 2將PRF同步信號接入DSP的外部中斷引腳，這樣當下一個PRF同步信號到來時，觸發(fā)DSP的外部中斷，DSP執(zhí)行內部的波形運算程序，同時啟動EDMA通道將雜波等數(shù)據(jù)搬移至乓緩存。運算結束后，DSP將目標出現(xiàn)的延時時間發(fā)給FPGA 2，并將運算完畢的波形數(shù)據(jù)搬移至輸出FIFO，F(xiàn)PGA 2收到延遲時間后，在下一個PRF同步信號到來時，對從DSP接收的時間計數(shù)，計數(shù)結束后，從輸出FIFO讀出已經(jīng)運算完畢的數(shù)據(jù)，同時啟動D/A進行數(shù)據(jù)轉化[8]。?

2.3 性能改進?

??? 雖然目前系統(tǒng)性能已能滿足實際應用需求，但如果系統(tǒng)在某些環(huán)節(jié)稍作改進，會使整個系統(tǒng)功能進一步增強。由于同步FIFO對于DSP來說屬異步存儲器，所以DSP在讀寫FIFO時設置為異步方式，讀FIFO的頻率僅能達到25 MHz，寫FIFO的頻率僅能達到33 MHz[9-10]，如果將DSP讀寫SDRAM的時序進行邏輯轉化，可以使讀寫FIFO的頻率達到接近100 MHz，大大增強DSP的數(shù)據(jù)吞吐能力；另外,單路視頻信號的數(shù)據(jù)僅使用一片F(xiàn)lash存儲器，雖然其峰值讀數(shù)速度可達40 MB/s，但由于每讀2 KB后，F(xiàn)lash需要一個緩存時間，這樣其平均讀數(shù)速度僅能達到約27 MB/s，若將兩片F(xiàn)lash并聯(lián)使用，則可達到其峰值速度，提高系統(tǒng)性能；另外，目前在DSP內部僅在數(shù)據(jù)輸入端開辟了一個乒乓緩存，若在數(shù)據(jù)輸出端再開辟一個乒乓緩存，則可將數(shù)據(jù)搬移和CPU運算進一步并行執(zhí)行，縮短每個PRF周期的數(shù)據(jù)處理時間。?

??? 本文針對具體的雷達信號處理器，提出了一種視頻信號模擬器的硬件設計。模擬器采用PC機+DSP陣列來實現(xiàn)，整個系統(tǒng)采用插卡式結構，各路視頻信號的生成使用相似的硬件電路，由PC機產生所需的雜波、噪聲數(shù)據(jù)及目標參數(shù)，并預先將生成的各路視頻信號所需的雜波、噪聲及目標參數(shù)通過自行設計的自適應單環(huán)總線下載到對應的大容量Flash存儲器中。數(shù)據(jù)下載完畢后，經(jīng)由DSP組合實時運算，在每個PRF同步信號的觸發(fā)下輸出視頻模擬信號。由于Flash存儲器為非易失性存儲器，具有掉電后數(shù)據(jù)不丟失的優(yōu)點，所以在雜波、噪聲及目標參數(shù)不改變的情況下，數(shù)據(jù)只需下載一次，另外,使用文中提出的環(huán)網(wǎng)總線結構,可以保證數(shù)據(jù)的快速下載。目前整個系統(tǒng)的各項性能可以滿足實際應用要求。?

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