《電子技術(shù)應(yīng)用》
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億門級層次化物理設(shè)計時鐘樹的研究
電子技術(shù)應(yīng)用
王淑芬，李應(yīng)利，高凱菲
中國電子科技集團公司第五十八研究所
摘要： 傳統(tǒng)的展平式物理設(shè)計已不能滿足VLSI的設(shè)計需求，層次化物理設(shè)計已成為VLSI設(shè)計的主流方法。在VLSI層次化物理設(shè)計過程中，頂層寄存器和子模塊內(nèi)寄存器的時鐘樹偏差對整個芯片時序收斂有很大的影響。針對億門級層次化頂層物理設(shè)計時鐘樹無法讀取到子模塊中的時鐘樹延時，導(dǎo)致最終頂層寄存器和子模塊內(nèi)寄存器時鐘偏差過大的問題，提出了在頂層時鐘樹綜合階段設(shè)置子模塊實際時鐘延遲的方法，有效地減小頂層寄存器和子模塊內(nèi)寄存器的時鐘偏差，為后續(xù)的時序優(yōu)化提供了有效保障。
中圖分類號：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.256504
中文引用格式： 王淑芬，李應(yīng)利，高凱菲. 億門級層次化物理設(shè)計時鐘樹的研究[J]. 電子技術(shù)應(yīng)用，2025，51(9)：35-38.
英文引用格式： Wang Shufen，Li Yingli，Gao Kaifei. Research on billion-gate hierarchical physical design clock tree[J]. Application of Electronic Technique，2025，51(9)：35-38.
Research on billion-gate hierarchical physical design clock tree
Wang Shufen，Li Yingli，Gao Kaifei
(No.58 Research Institute of China Electronics Technology Group Corporation
Abstract： The traditional spreading physical design can no longer meet the needs of VLSI physical design, and hierarchical physical design has become the mainstream method of VLSI design. In the process of VLSI hierarchical physical design, the clock tree has a great impact on the overall chip timing convergence. Regarding the issue where the billion-gate hierarchical physical design clock tree cannot read the clock tree delay in the submodule, causing significant actual clock deviation, a solution has been proposed to set the actual clock delay of the submodules during the top-level clock tree ccopt phase. This approach effectively reduces clock deviations, thereby providing a solid foundation for subsequent timing optimizations.
Key words : billion-gate；VLSI；hierarchical physical design；clock tree；timing closure

引言

隨著集成電路制造工藝的快速發(fā)展，集成電路的主流工藝已從微米級轉(zhuǎn)向納米級，集成度越來越高，設(shè)計規(guī)?？蛇_(dá)到上億門級，對芯片物理設(shè)計要求更加苛刻。超大規(guī)模集成電路(Very-Large-Scale Integration circuit, VLSI)的復(fù)雜度極高，其物理設(shè)計必須借助電子設(shè)計自動化（EDA）工具完成[1]。傳統(tǒng)的展平式物理設(shè)計方法是將所有單元看作一個層次進(jìn)行物理設(shè)計，所有的邏輯單元展示在頂層，而對于億門級VLSI物理設(shè)計，EDA工具和服務(wù)器的負(fù)載能力已不能滿足展平式物理設(shè)計的需求[2]。通常使用層次化物理設(shè)計方法將整個VLSI芯片分為若干個子模塊，每個子模塊單獨完成物理設(shè)計和時序收斂后，將子模塊作為單獨的模塊（IP）再與頂層進(jìn)行組合，最終完成億門級VLSI的物理設(shè)計。

在VLSI層次化設(shè)計中，時序收斂是VLSI物理設(shè)計中一個關(guān)鍵的問題[3]。時鐘偏差對VLSI時序起重要作用，時鐘偏差是指從時鐘源點出發(fā)的時鐘信號到達(dá)各個葉節(jié)點時間的最大差值[4]。在層次化物理設(shè)計進(jìn)行頂層時鐘樹綜合時，由于工具無法讀取到子模塊內(nèi)的時鐘樹延時，導(dǎo)致頂層中的寄存器和子模塊內(nèi)的寄存器的時鐘偏差過大，時鐘樹綜合后時序較差，后續(xù)難以實現(xiàn)時序收斂。

在物理設(shè)計時鐘樹綜合時，必須處理好時鐘偏移的問題，處理不好可直接導(dǎo)致建立時間或者保持時間違例[5]。為了解決層次化設(shè)計時鐘偏差導(dǎo)致的時序違例問題，本文基于28 nm億門級VLSI層次化頂層物理設(shè)計，使用腳本在子模塊中抓取與頂層設(shè)計有時序關(guān)系的時鐘樹長度，在頂層時鐘樹綜合階段輸入子模塊的內(nèi)部時鐘樹延時，使頂層可以讀取到子模塊的內(nèi)部時序延時，時鐘樹綜合后減小真實的時鐘偏差，為后續(xù)時序優(yōu)化收斂提供幫助。


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作者信息：

王淑芬，李應(yīng)利，高凱菲

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）


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