億門級層次化物理設(shè)計時鐘樹的研究
所屬分類：技術(shù)論文
上傳者：wwei
文檔大?。?span>3377 K
標(biāo)簽： 億門級 VLSI 層次化物理設(shè)計
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文檔介紹：傳統(tǒng)的展平式物理設(shè)計已不能滿足VLSI的設(shè)計需求，層次化物理設(shè)計已成為VLSI設(shè)計的主流方法。在VLSI層次化物理設(shè)計過程中，頂層寄存器和子模塊內(nèi)寄存器的時鐘樹偏差對整個芯片時序收斂有很大的影響。針對億門級層次化頂層物理設(shè)計時鐘樹無法讀取到子模塊中的時鐘樹延時，導(dǎo)致最終頂層寄存器和子模塊內(nèi)寄存器時鐘偏差過大的問題，提出了在頂層時鐘樹綜合階段設(shè)置子模塊實際時鐘延遲的方法，有效地減小頂層寄存器和子模塊內(nèi)寄存器的時鐘偏差，為后續(xù)的時序優(yōu)化提供了有效保障。
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