| 億門級(jí)層次化物理設(shè)計(jì)時(shí)鐘樹(shù)的研究 | |
| 所屬分類:技術(shù)論文 | |
| 上傳者:wwei | |
| 文檔大小:3377 K | |
| 標(biāo)簽: 億門級(jí) VLSI 層次化物理設(shè)計(jì) | |
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| 文檔介紹:傳統(tǒng)的展平式物理設(shè)計(jì)已不能滿足VLSI的設(shè)計(jì)需求,層次化物理設(shè)計(jì)已成為VLSI設(shè)計(jì)的主流方法。在VLSI層次化物理設(shè)計(jì)過(guò)程中,頂層寄存器和子模塊內(nèi)寄存器的時(shí)鐘樹(shù)偏差對(duì)整個(gè)芯片時(shí)序收斂有很大的影響。針對(duì)億門級(jí)層次化頂層物理設(shè)計(jì)時(shí)鐘樹(shù)無(wú)法讀取到子模塊中的時(shí)鐘樹(shù)延時(shí),導(dǎo)致最終頂層寄存器和子模塊內(nèi)寄存器時(shí)鐘偏差過(guò)大的問(wèn)題,提出了在頂層時(shí)鐘樹(shù)綜合階段設(shè)置子模塊實(shí)際時(shí)鐘延遲的方法,有效地減小頂層寄存器和子模塊內(nèi)寄存器的時(shí)鐘偏差,為后續(xù)的時(shí)序優(yōu)化提供了有效保障。 | |
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