面向CBC模式的AES高速芯片設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：參考設(shè)計(jì)
上傳者：aet
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標(biāo)簽： 高速 高速加密標(biāo)準(zhǔn) 分組密碼分組鏈接模式
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文檔介紹：為以硬件方式高速實(shí)現(xiàn)AES密碼算法，縮短整個(gè)芯片的關(guān)鍵路徑，基于一種改進(jìn)AES密碼算法，在算法級(jí)對(duì)電路實(shí)現(xiàn)進(jìn)行優(yōu)化，將AES密碼算法中字節(jié)代替變換與列混合變換進(jìn)行合并，以查找表的方式實(shí)現(xiàn)這兩種變換的一步變換。在支持密鑰長(zhǎng)度為128 bit、192 bit和256 bit AES算法的同時(shí)，支持分組密碼工作中的ECB，CBC模式，提高了分組密碼不同級(jí)別的安全性。在0.13 μm CMOS工藝下，用Verilog硬件描述語(yǔ)言進(jìn)行綜合，仿真結(jié)果表明最高時(shí)鐘頻率可以達(dá)到781 MHz，在密鑰長(zhǎng)度分別為128 bit、192 bit和256 bit時(shí)，最大數(shù)據(jù)吞吐率分別可以達(dá)到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s，占用面積38.5 KGates。
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