BCH編譯碼器的FPGA設計及SoPC驗證 | |
所屬分類:參考設計 | |
上傳者:aet | |
文檔大小:373 K | |
標簽: SoPC | |
所需積分:0分積分不夠怎么辦? | |
文檔介紹:針對NAND Flash應用,完成了并行化BCH編譯碼器硬件設計。采用寄存器傳輸級硬件描述語言,利用LFSR電路、計算伴隨式、求解關鍵方程、Chien搜索算法等技術方法完成了BCH編譯碼算法在FPGA上的硬件實現(xiàn)。相比于傳統(tǒng)串行實現(xiàn)方案,采用并行化實現(xiàn)提高了編譯碼器的速度。搭建了基于SoPC技術的嵌入式驗證平臺,在Nios處理器的控制下能快速高效地完成對BCH編譯碼算法的驗證,具有測試環(huán)境可配置、測試向量覆蓋率高、測試流程智能化的特點。 | |
現(xiàn)在下載 | |
VIP會員,AET專家下載不扣分;重復下載不扣分,本人上傳資源不扣分。 |
Copyright ? 2005-2024 華北計算機系統(tǒng)工程研究所版權(quán)所有 京ICP備10017138號-2