AES算法的可配置硬件結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
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標(biāo)簽： SoPC
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文檔介紹：在分析AES算法的基礎(chǔ)上，介紹了該算法各模塊的設(shè)計(jì)實(shí)現(xiàn)方法，并將加解密運(yùn)算結(jié)構(gòu)設(shè)計(jì)為1個(gè)統(tǒng)一的結(jié)構(gòu)。通過對(duì)密鑰生成算法的分析，將3種密鑰長(zhǎng)度的密鑰生成算法進(jìn)行了可配置設(shè)計(jì)，使該設(shè)計(jì)能夠?qū)崿F(xiàn)加解密功能。該設(shè)計(jì)通過了FPGA仿真驗(yàn)證，與傳統(tǒng)設(shè)計(jì)方案相比大大減小了硬件資源的消耗。
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