摘  要： 提出了一種新的利用接收機(jī)前端雙多鎖相環(huán)(PLL)和基帶直接數(shù)字頻率合成(DDS)共同實(shí)現(xiàn)高速跳頻的設(shè)計(jì)方案，根據(jù)系統(tǒng)的特點(diǎn)確定動(dòng)態(tài)范圍、發(fā)射功率、接收靈敏度等關(guān)鍵指標(biāo)，進(jìn)行了高速跳頻制導(dǎo)接收機(jī)的總體方案、射頻前端和基帶基本算法框架設(shè)計(jì)，實(shí)現(xiàn)了76 000跳/s的跳頻速率，減小了接收機(jī)的體積，同時(shí)降低了功耗。理論分析和測(cè)試結(jié)果表明，接收機(jī)達(dá)到了較高的性能。
關(guān)鍵詞： 高速跳頻；制導(dǎo)接收機(jī)；混合擴(kuò)頻；直接下變頻；接收機(jī)設(shè)計(jì)

    飛行器制導(dǎo)接收機(jī)的任務(wù)是在飛行過程中不斷接收導(dǎo)引指令，保證飛行器沿預(yù)定軌道飛行。由于對(duì)抗干擾、抗截獲性能的嚴(yán)格要求，飛行器制導(dǎo)系統(tǒng)的通信體制目前都在向快速跳頻(FH)的方向發(fā)展。同時(shí)由于制導(dǎo)接收機(jī)搭載在飛行器上，其體積和功耗受到了嚴(yán)格的限制。一般而言，根據(jù)跳頻源的不同，傳統(tǒng)的快速跳頻接收機(jī)主要有兩種實(shí)現(xiàn)方案：一種是基于多鎖相環(huán)(PLL)頻率合成跳頻源的方案，其主要優(yōu)點(diǎn)是可工作在高的本振頻率，且功耗較低，缺點(diǎn)是受限于環(huán)路鎖定時(shí)間而難以實(shí)現(xiàn)高速跳頻；另一種是基于直接數(shù)字頻率合成(DDS)跳頻源的方案，其主要優(yōu)點(diǎn)是頻率轉(zhuǎn)換時(shí)間短、容易實(shí)現(xiàn)高速跳頻，缺點(diǎn)是DDS輸出頻率低，要工作在高的本振頻率必須經(jīng)過變頻，這樣就使其結(jié)構(gòu)復(fù)雜，且功耗較高。另外，由于DDS輸出雜散抑制差，接收機(jī)的性能也受到一定影響[1]。
    本文提出了一種利用接收機(jī)前端雙PLL和基帶DDS共同實(shí)現(xiàn)高速跳頻的改進(jìn)設(shè)計(jì)方案，給出了一種基于高速跳頻體制的飛行器制導(dǎo)接收機(jī)方案，實(shí)驗(yàn)結(jié)果表明，改進(jìn)方案較好地解決了本振泄漏問題和I、Q兩個(gè)通道的平衡問題，提高了系統(tǒng)性能。
1 系統(tǒng)特點(diǎn)和實(shí)現(xiàn)方案
    飛行器制導(dǎo)系統(tǒng)的主要特點(diǎn)是必須具有優(yōu)良的抗干擾、抗截獲性能，同時(shí)制導(dǎo)接收機(jī)的體積和功耗嚴(yán)格受限。
    采用直接序列(DS)擴(kuò)頻/快速跳頻混合擴(kuò)頻體制是提高抗干擾、抗截獲性能的有效途徑。直接序列擴(kuò)頻信號(hào)具有較好的抗寬帶干擾能力，而快速跳頻信號(hào)具有較好的抗窄帶干擾能力，DS/FH混合擴(kuò)頻體制在同時(shí)兼容DS系統(tǒng)和FH系統(tǒng)抗干擾、抗截獲能力的同時(shí)還克服了單純DS系統(tǒng)的遠(yuǎn)近效應(yīng)問題。跳頻速率對(duì)DS/FH混合擴(kuò)頻系統(tǒng)的抗干擾、抗截獲能力具有決定性的影響。
    制導(dǎo)通信系統(tǒng)采用了FH/DS/MSK混合擴(kuò)頻調(diào)制體制。其主要性能指標(biāo)如下：
    工作頻段：1.7 GHz～1.9 GHz
    工作體制：FH/DS/MSK
    跳頻范圍：200 MHz
    跳頻點(diǎn)數(shù)：200個(gè)頻點(diǎn)，間隔1 MHz
    跳頻速率：76 000跳/s
    碼片速率：5 Mb/s
    為了滿足體積和功耗的要求，制導(dǎo)接收機(jī)放棄了“DDS跳頻+二次變頻”的超外差方案，而采用“雙PLL跳頻+基帶數(shù)字跳頻”的直接下變頻方案，利用雙PLL頻率合成和基帶數(shù)字部件共同實(shí)現(xiàn)76 000跳/s的跳頻速率。整個(gè)接收機(jī)包括射頻前端、基帶數(shù)字信號(hào)處理和電源部分，其體積為120 mm×60 mm×30 mm。
    利用雙PLL和基帶數(shù)字部件共同實(shí)現(xiàn)高速跳頻的方法是分組實(shí)現(xiàn)跳頻，即將200 MHz頻帶內(nèi)的跳頻頻點(diǎn)分成若干組，也即若干個(gè)子頻帶，每個(gè)子頻帶帶寬40 MHz，包含40個(gè)跳頻頻點(diǎn)(頻點(diǎn)間隔1 MHz)。子頻帶之間可以重疊或不重疊。首先由雙PLL實(shí)現(xiàn)2 000跳/s的子頻帶跳變，再由DDS在0.5 ms時(shí)間間隔內(nèi)實(shí)現(xiàn)子頻帶內(nèi)40個(gè)頻點(diǎn)間的38次跳變，實(shí)現(xiàn)76 000跳/s的跳頻速率。
2 高速跳頻制導(dǎo)接收機(jī)總體設(shè)計(jì)
2.1 接收機(jī)結(jié)構(gòu)
    接收機(jī)采用直接下變頻拓?fù)浣Y(jié)構(gòu)，將接收到的射頻調(diào)制信號(hào)直接進(jìn)行一次性下變頻解調(diào)，從而得到基帶輸入信號(hào)。由于省去了中頻變換環(huán)節(jié)，能夠大大減少外圍元器件數(shù)量、印制電路板面積和功耗，但需要解決好本振泄漏問題和正交數(shù)據(jù)解調(diào)時(shí)I、Q兩個(gè)通道的平衡問題。
    圖1是制導(dǎo)接收機(jī)組成框圖。

    跳頻頻率范圍為1.7 GHz～1.9 GHz的射頻調(diào)制信號(hào)從天線輸入，其輸入電平范圍約為-97 dBm～-27 dBm。為了降低整機(jī)的噪聲系數(shù)，首先經(jīng)過低噪聲放大器進(jìn)行適當(dāng)增益放大，再經(jīng)過中心頻率為1.8 GHz、帶寬為200 MHz的帶通濾波器抑制帶外噪聲后送給具有自動(dòng)增益控制功能的射頻放大器放大，然后進(jìn)行直接下變頻，其中AGC電壓取自下變頻信號(hào)的檢波輸出。下變頻電路帶有對(duì)本振進(jìn)行±45°移相的功能部分，直接下變頻后輸出正交的兩路基帶信號(hào)，經(jīng)過低通濾波和放大后送給A/D變換器，其幅度可通過AGC起控點(diǎn)的調(diào)節(jié)來控制，以滿足A/D變換器的要求?；鶐?shù)字信號(hào)處理部分由300萬門的FPGA構(gòu)成，完成跳頻同步、DS解擴(kuò)、MSK解調(diào)和信道解碼等功能。
    FPGA產(chǎn)生跳頻同步控制信號(hào)和ADC采樣時(shí)鐘，與MCU通過高速SPI接口和外部中斷接口進(jìn)行控制信息的交換。MCU接收到起跳時(shí)間和預(yù)置頻率的初值后，控制頻率綜合器產(chǎn)生所需的本振信號(hào)，送給下變頻器。為了滿足高速跳頻的要求，采用雙PLL頻率綜合器，以完成2 000跳/s的頻率跳變。
2.2 接收機(jī)相關(guān)指標(biāo)
    (1)噪聲系數(shù)NF
    噪聲系數(shù)主要取決于射頻前端第一級(jí)的增益或損耗。根據(jù)目前低噪聲放大器的實(shí)際器件水平，考慮接頭和饋線損耗，可取接收機(jī)噪聲系數(shù)為NF≈1.5 dB。
    (2)接收機(jī)靈敏度Pin，min
    不考慮DS擴(kuò)頻的因素，則碼速率Rb為5 Mb/s(也即直擴(kuò)后碼片速率)。取成形濾波的滾降系數(shù)α=0.35，則實(shí)際中頻帶寬為：

  
    動(dòng)態(tài)范圍為59 dB。實(shí)際設(shè)計(jì)時(shí)要留有抗衰落余量，根據(jù)所選器件的動(dòng)態(tài)范圍為69.5 dB，可取接收信號(hào)電平范圍為-97.6 dBm~-28.1 dBm。接收機(jī)各部分的增益預(yù)算將按此電平范圍來進(jìn)行。
2.3 接收機(jī)內(nèi)部增益預(yù)算
    接收機(jī)內(nèi)部各部分的增益預(yù)算如圖2所示。

3 接收機(jī)前端的設(shè)計(jì)實(shí)現(xiàn)
3.1 低噪聲放大器(LNA)
    低噪聲放大器按照噪聲系數(shù)和增益兼顧的原則設(shè)計(jì)[4]。器件選用MGA-61563。其工作點(diǎn)選擇為：Vd=3 V，Id=20 mA，輸入、輸出50 Ω匹配。
    圖3、圖4、圖5分別給出了LNA的正/反向增益、噪聲系數(shù)和輸入/輸出駐波比。

3.2 射頻前端帶通濾波器
    射頻前端帶通濾波器的指標(biāo)如下：中心頻率fo=1.8 GHz，帶寬BW-3 dB=200 MHz，BW-40 dB=600 MHz，插損約為1 dB，50 Ω匹配。采用發(fā)卡式(hairpin)平行耦合微帶線設(shè)計(jì)，所占用的線路板面積為32 mm×22 mm。
    圖6、圖7分別是hairpin濾波器的結(jié)構(gòu)外形和平面電磁場(chǎng)仿真特性。

3.3 雙PLL頻率綜合器
    本振跳頻源由雙PLL頻率綜合器構(gòu)成，采用溫補(bǔ)晶振(TCXO)作為參考頻率。由MCU控制射頻開關(guān)以交替輸出2個(gè)PLL綜合的本振信號(hào)，跳頻速率為2 000跳/s。采取如下的控制策略：
    先對(duì)環(huán)1進(jìn)行初始頻率預(yù)置。在跳頻切換時(shí)刻之前首先對(duì)環(huán)2進(jìn)行下一時(shí)刻的頻率預(yù)置，然后切換到環(huán)1的輸出。如此循環(huán)往復(fù)，交替切換兩個(gè)PLL的輸出。
    采用這種策略可以放寬對(duì)每個(gè)PLL鎖定時(shí)間的要求，更好地保證了跳頻源輸出本振信號(hào)的雜散特性。圖8是實(shí)測(cè)的PLL輸出相位噪聲和雜散特性。

    頻率綜合器關(guān)鍵參數(shù)指標(biāo)如下：
    每個(gè)PLL的環(huán)路帶寬200 kHz，鎖定時(shí)間小于50μs，
    MCU頻率預(yù)置時(shí)間小于2 μs；
    射頻開關(guān)完成雙環(huán)切換所需時(shí)間為幾十納秒[5]。
    鎖相環(huán)采用ADF4360-3，射頻開關(guān)采用吸收式單刀雙擲開關(guān)HMC349MS8G，隔離度約60 dB@1.8 GHz。
3.4 下變頻器與自動(dòng)增益控制
　直接下變頻器集成了可變?cè)鲆娣糯笃?VGA)，其變換增益具有69.5 dB的動(dòng)態(tài)范圍，可與基帶輸出檢波器一起實(shí)現(xiàn)自動(dòng)增益控制功能。下變頻器選用AD8347，其解調(diào)帶寬90 MHz，I/Q幅度平衡度0.3 dB，正交相位誤差典型值±1°[6]。
　對(duì)高速跳頻信號(hào)而言，AGC瞬態(tài)特性是一個(gè)非常關(guān)鍵的指標(biāo)，必須減小電路時(shí)間常數(shù)，以保證能夠及時(shí)跟蹤輸入信號(hào)幅度的變化。具體措施是減小VGA控制輸入端的濾波電容值。
3.5 基帶低通濾波和放大
    射頻前端跳頻同步后的I/Q基帶信號(hào)帶寬約為20 MHz，基帶低通濾波器采用5階LC橢圓函數(shù)濾波器的形式，L、C的值要精心選取，以滿足I、Q通道平衡和相位誤差的要求。基帶放大器采用AD8347內(nèi)部集成的放大器，能夠保證正交通道幅度的平衡。最終輸出幅度可通過AGC起控點(diǎn)的調(diào)節(jié)來控制?；鶐У屯V波器的紋波為0.3 dB，放大器增益為30 dB。圖9是基帶低通濾波器的頻率響應(yīng)特性。

3.6 電路板的選材和布局
    接收機(jī)射頻前端部分單獨(dú)采用一塊電路板，面積為118 mm×58 mm。電路板采用4層設(shè)計(jì)，高頻模擬部分單獨(dú)占一面，MCU數(shù)字控制部分和電源部分占另一面。LNA部分和LO部分分別屏蔽處理。上、下兩面電路板選用Rogers RO4350B板材，其介電常數(shù)在10 GHz以下時(shí)為3.48，損耗角正切為0.003 7[7]。中間使用FR4板材。
4 基帶部分及其基本算法框架
    基帶數(shù)字信號(hào)處理部分主要包括FPGA及雙路ADC。ADC采樣時(shí)鐘由FPGA提供，采樣頻率為80 MHz。基帶數(shù)字信號(hào)處理算法均由FPGA完成。圖10是基帶數(shù)字信號(hào)處理的基本算法框架。

    采用延遲鎖定的方法實(shí)現(xiàn)跳頻同步、DS擴(kuò)頻偽隨機(jī)序列同步和MSK相干載波的同步。由于系統(tǒng)采用了多進(jìn)制正交DS擴(kuò)頻和(31，25)RS編碼，對(duì)于5 Mc/s的碼片速率，達(dá)到的最高信息速率為625 Kb/s。
    針對(duì)實(shí)際工程項(xiàng)目的需要，本文提出了利用雙PLL和基帶數(shù)字部件共同實(shí)現(xiàn)高速跳頻的改進(jìn)方案，確定了制導(dǎo)接收機(jī)相關(guān)指標(biāo)參數(shù)，采用“雙PLL跳頻+基帶數(shù)字跳頻”的直接下變頻方案實(shí)現(xiàn)了76 000跳/s的高速跳頻，同時(shí)兼顧了系統(tǒng)對(duì)體積和功耗的限制要求。設(shè)計(jì)的高速跳頻制導(dǎo)接收機(jī)較好地解決了本振泄漏問題和I、Q兩個(gè)通道的平衡問題，提高了系統(tǒng)性能。
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