O 引言
隨著近些年來(lái)無(wú)線通信與視頻技術(shù)的廣泛應(yīng)用，在這兩個(gè)方向上主要使用Pipeline ADC和連續(xù)時(shí)間Sig-ma-Delta ADC(CTSD)。相比于Pi-peline ADC，連續(xù)時(shí)間Sigma-Delta ADC主要有以下幾個(gè)優(yōu)點(diǎn)：它有著更低的功耗，并且自身固有的抗混疊濾波功能，省去Pipeline ADC對(duì)前置濾波器的苛刻要求。由于這些優(yōu)點(diǎn)，連續(xù)時(shí)間Sigma-Delta ADC還非常適合應(yīng)用于醫(yī)療設(shè)備以及工業(yè)成像領(lǐng)域中。當(dāng)然，連續(xù)時(shí)間Sigma-DeltaADC也有一定的缺點(diǎn)，主要是系統(tǒng)對(duì)時(shí)鐘抖動(dòng)非常敏感，并且非零環(huán)路延時(shí)對(duì)調(diào)制器信噪比有很大的影響。
在本文中，設(shè)計(jì)了一款三階一位單環(huán)反饋結(jié)構(gòu)的連續(xù)時(shí)間Sigma-Delta ADC，其帶寬可達(dá)5 MHz，精度為10位，其中積分器采用RC積分器的形式。系統(tǒng)引入了半個(gè)周期的延時(shí)，提高了系統(tǒng)的穩(wěn)定性，使得輸入信號(hào)的最大幅度大幅提高，進(jìn)一步增加了調(diào)制器轉(zhuǎn)換信號(hào)的精度。同時(shí)，由于采用了新型的系統(tǒng)結(jié)構(gòu)和非回零D／A轉(zhuǎn)換器，使得調(diào)制器忍受時(shí)鐘抖動(dòng)的能力有了很大的提高，在與同類型的ADC設(shè)計(jì)的比較中達(dá)到了較高的水平。
1 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
1．1 結(jié)構(gòu)設(shè)計(jì)
由于連續(xù)時(shí)間Sigma-Delta ADC結(jié)構(gòu)的系數(shù)不能像離散時(shí)間結(jié)構(gòu)那樣用電容的精確比值來(lái)實(shí)現(xiàn)，而是用電阻電容乘機(jī)的絕對(duì)值來(lái)實(shí)現(xiàn)，偏差較大。所以選擇單環(huán)結(jié)構(gòu)來(lái)實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)。為了實(shí)現(xiàn)5 MHz帶寬和10位的精度，首先分析單環(huán)結(jié)構(gòu)理論上的動(dòng)態(tài)范圍公式：
式中：L為系統(tǒng)階數(shù)；N為量化位數(shù)；OSR為過(guò)采樣率。
選取的系統(tǒng)結(jié)構(gòu)見(jiàn)圖1。對(duì)于單環(huán)結(jié)構(gòu)來(lái)說(shuō)，當(dāng)系統(tǒng)的階數(shù)超過(guò)三階后，系統(tǒng)的穩(wěn)定性會(huì)受到影響，從而導(dǎo)致可實(shí)現(xiàn)的動(dòng)態(tài)范圍降低。多位量化器需要校正電路，增加了電路的成本和面積，而一位量化器和D／A轉(zhuǎn)換器具有天然的線性，減小了系統(tǒng)的非線性誤差。故本文選擇三階一位單環(huán)結(jié)構(gòu)。系統(tǒng)中加入一個(gè)很小的反饋系數(shù) r，在系統(tǒng)帶寬附近引入一個(gè)零點(diǎn)，可以將系統(tǒng)的信噪比提高大約8 dB。同時(shí)，調(diào)制器使用了半個(gè)周期的環(huán)路延時(shí)，大大提高了系統(tǒng)的穩(wěn)定性。在設(shè)計(jì)時(shí)，利用圖1中b3這一路的反饋來(lái)系統(tǒng)地補(bǔ)償環(huán)路延時(shí)。結(jié)合系統(tǒng)對(duì)動(dòng)態(tài)范圍的要求，根據(jù)式(1)，選擇系統(tǒng)過(guò)采樣率OSR=32。
由于連續(xù)時(shí)間Sigma-Delta ADC缺少現(xiàn)成的設(shè)計(jì)工具，該設(shè)計(jì)采用的方法是先設(shè)計(jì)好離散時(shí)間的噪聲傳遞函數(shù)NTF(z)，根據(jù)式(2)：
求出離散時(shí)間的環(huán)路傳遞函數(shù)H(z)，再利用Matlab工具箱中的d2cm函數(shù)將H(z)轉(zhuǎn)換為連續(xù)時(shí)間結(jié)構(gòu)的環(huán)路傳遞函數(shù)H(s)。由于本結(jié)構(gòu)的環(huán)路中加入了半個(gè)周期延時(shí)，故根據(jù)文獻(xiàn)中的方法，將H(z)轉(zhuǎn)換成等價(jià)的H()。因此，傳遞函數(shù)變?yōu)槭?3)：
式(3)中分離出來(lái)的系數(shù)bn-1’就是系統(tǒng)結(jié)構(gòu)圖1中反饋系數(shù)b3，通過(guò)對(duì)系數(shù)b3的選擇可以精確地補(bǔ)償系統(tǒng)中半個(gè)周期的延時(shí)。再利用d2cm函數(shù)將H()轉(zhuǎn)換為H(s)。經(jīng)過(guò)Sealing后，得到系統(tǒng)的系數(shù)為a1=O．3，a2=0．3，a3=0．5，b0=1，b1=1，b2=1，b3=O．9，r=-0.04。經(jīng)過(guò)系統(tǒng)仿真可知，在處理5 MHz帶寬內(nèi)的信號(hào)時(shí)，系統(tǒng)的信噪比可達(dá)到72．3 dB。
1．2 時(shí)鐘抖動(dòng)
時(shí)鐘抖動(dòng)(clock jitter)對(duì)連續(xù)時(shí)間Sigma-DeltaADC的影響要比對(duì)離散時(shí)間Sigma-Delta ADC的影響大的多。時(shí)鐘抖動(dòng)對(duì)連續(xù)時(shí)間Sigm-aDelta ADC的影響主要體現(xiàn)在采樣電路和DAC上。由于采樣電路在濾波器之后，它產(chǎn)生的噪聲被環(huán)路濾波三階整形，而DAC產(chǎn)生的噪聲有一部分直接加在輸入信號(hào)上而未被整形，所以可以認(rèn)為時(shí)鐘抖動(dòng)對(duì)信噪比的影響集中于DAC產(chǎn)生的噪聲上。對(duì)于采用的非回零(NRZ)反饋DAC，可以把抖動(dòng)噪聲表示為式(4)：
△TDAC[n]為采樣時(shí)鐘的抖動(dòng)誤差。將抖動(dòng)噪聲的方差表示為式(5)：
其中dy=y[n]-y[n-1]。利用式(4)和(5)，根據(jù)文獻(xiàn)對(duì)系統(tǒng)受時(shí)鐘抖動(dòng)的影響進(jìn)行建模仿真，可以得到，調(diào)制器在時(shí)鐘抖動(dòng)大約為30 ps時(shí)，SNR仍可保持在64 dB以上。
2 電路結(jié)構(gòu)設(shè)計(jì)
在系統(tǒng)建模達(dá)到要求之后，采用圖1(b)中的實(shí)際電路來(lái)實(shí)現(xiàn)系統(tǒng)的建模。電路包括三階一位環(huán)路RC積分濾波結(jié)構(gòu)、四輸入一位量化器以及一位電壓型NRZ DAC，采用RC積分濾波是因?yàn)檫@種濾波形式有更好的線性度和輸出電壓擺幅，可以實(shí)現(xiàn)更高的信噪比，同時(shí)為反饋DAC提供更好的虛擬地端。系統(tǒng)中采用由時(shí)鐘控制的DFF實(shí)現(xiàn)所需的半個(gè)周期的延時(shí)。
2．1 運(yùn)算放大器
在環(huán)路設(shè)計(jì)中，運(yùn)算放大器的設(shè)計(jì)是關(guān)鍵。對(duì)運(yùn)算放大器進(jìn)行建模，仿真得到在滿足系統(tǒng)要達(dá)到的指標(biāo)要求的情況下，運(yùn)算放大器的DC Gain至少到達(dá)55 dB，增益帶寬積GBW要達(dá)到2～3倍的采樣頻率，約為650～900 MHz。在設(shè)計(jì)中，選擇電阻自偏置的折疊共源共柵放大器，如圖2所示。
在設(shè)計(jì)中，VCMC為運(yùn)放共模反饋電壓，為電路提供穩(wěn)定的共模電平。兩個(gè)含有電阻支路為整體電路提供偏置，由IB2端輸入基準(zhǔn)電流。在CMOS標(biāo)準(zhǔn)工藝中，電阻的絕對(duì)值的大小變化很大。仿真顯示，該設(shè)計(jì)中所采用的偏置電阻的值在8．4～15．6 kΩ之間變化時(shí)，偏置電路仍可為整體電路提供適當(dāng)?shù)钠珘?，運(yùn)算放大器各指標(biāo)所受的影響較小，仍可滿足系統(tǒng)的要求。
第一級(jí)運(yùn)算放大器沒(méi)有受到噪聲整形，所以對(duì)噪聲的要求最為嚴(yán)格。選擇PMOS差分對(duì)作為輸入，以減少噪聲。運(yùn)放差分輸入對(duì)的熱噪聲為：
由式(6)和(7)可以看出，在設(shè)計(jì)中為了降低噪聲，可以將晶體管M1的跨導(dǎo)設(shè)計(jì)得較大，將晶體管M3和M9的跨導(dǎo)設(shè)計(jì)得盡量小一些。同時(shí)，為了減小運(yùn)算放大器的輸入失調(diào)，要盡量增大輸入管M1和M2的面積，減小其有效的柵源電壓面積。最終設(shè)計(jì)中輸入差分對(duì)M1和M2的寬長(zhǎng)比為W／L=6／0．2。
仿真顯示，在各工藝角下，運(yùn)算放大器最差的性能是在sf下仍可達(dá)到DC Gain=66 dB，GBW=960 MHz。
2．2 四輸入一位可再生比較器
系統(tǒng)中采用的比較器結(jié)構(gòu)如圖3(a)所示，該比較器在結(jié)構(gòu)上分為3個(gè)部分。第一部分為一個(gè)四輸入的前置運(yùn)算放大器，用來(lái)比較電壓和提高比較器的比較速度。中間一級(jí)首先將比較的電壓轉(zhuǎn)換為電流，在利用兩個(gè)由時(shí)鐘控制的開(kāi)關(guān)的電阻將電流信號(hào)轉(zhuǎn)換為電壓差送到latch對(duì)處進(jìn)行比較，此級(jí)的目的是防止 KickBack噪聲對(duì)輸入信號(hào)的影響。最后一級(jí)為2個(gè)latch對(duì)，利用其正反饋特性迅速比較出所需要的結(jié)果。電壓VFB1和VFB0用來(lái)實(shí)現(xiàn)系統(tǒng)建模中的系數(shù)b3，通過(guò)輸出端OUTP和OUTN來(lái)實(shí)現(xiàn)反饋電壓極性的控制。通過(guò)仿真得出，比較器的延時(shí)小于1 ns。
2．3 D／A轉(zhuǎn)換器
本文采用的D／A轉(zhuǎn)化器的結(jié)構(gòu)如圖3(b)所示。兩個(gè)參考電壓VRH和VRL分別為1．4 V和O．4 V(即差分參考電壓為1 V)。電路具有反相功能，由輸入電壓的高低來(lái)確定反饋電壓為VRH或VRL?？紤]輸出端的寄生電容，仿真顯示，該電路延時(shí)小于1 ns。
2．4 RC調(diào)諧結(jié)構(gòu)
該系統(tǒng)中采用RC積分濾波結(jié)構(gòu)，系統(tǒng)的濾波系數(shù)是由電阻與電容乘積的絕對(duì)值決定。但在現(xiàn)今CMOS工藝中，電阻與電容的絕對(duì)值變換范圍可達(dá)±25％。所以必須采用RC調(diào)諧電路來(lái)保證所需的RC乘積的值。系統(tǒng)仿真顯示，RC乘積值變化范圍在±6％以內(nèi)可以使系統(tǒng)的SNR僅下降1 dB。采用的RC調(diào)諧電路如圖3(c)所示。4個(gè)電容的阻值分別為C1=150 fF，C2=300 fF，C3=600 fF，C4=1．2 pF。通過(guò)對(duì)開(kāi)關(guān)信號(hào)S1，S2，S3和S4電平高低的控制，可以使電容實(shí)現(xiàn)最大2．25 pF，最小150 fF的值。
3 芯片實(shí)現(xiàn)
在TSMC O．18 μm工藝下繪制的系統(tǒng)版圖如圖4所示。芯片所需的時(shí)鐘信號(hào)由外部的低抖動(dòng)信號(hào)發(fā)生器提供，時(shí)鐘信號(hào)盡量靠近反饋到輸入級(jí)的DAC以減小延時(shí)。版圖中模擬電路部分與高速數(shù)字部分分隔以減小影響。
4 實(shí)驗(yàn)結(jié)果
通過(guò)Candence提取系統(tǒng)版圖后仿真電路，在不同工藝角下對(duì)使用HSpice對(duì)系統(tǒng)進(jìn)行后仿真，得到系統(tǒng)SNDR如圖5所示(TT工藝角下)，最大SNDR可達(dá)63．6176 dB，輸入差分信號(hào)幅度為O．55 V。
針對(duì)CT Sigma-Delta ADC各種結(jié)構(gòu)對(duì)時(shí)鐘抖動(dòng)的忍受能力這一問(wèn)題，將本文結(jié)構(gòu)與其他論文進(jìn)行對(duì)比，結(jié)果如表1所示。可見(jiàn)，該設(shè)計(jì)對(duì)時(shí)鐘抖動(dòng)的忍受能力是很強(qiáng)的。
5 結(jié)語(yǔ)
采用TSMC O.18μm CMOS工藝，在1．8 V電源電壓下設(shè)計(jì)了一款連續(xù)時(shí)間Sigma-Delta ADC調(diào)制器，完成了電路設(shè)計(jì)和版圖繪制。經(jīng)后仿真驗(yàn)證此Sig-ma-Delta ADC調(diào)制器帶寬達(dá)到5 MHz，信噪比SNDR可達(dá)63．6 dB。芯片在硅片上所占面積為1．5 mm×1．5 mm，而其調(diào)制器本身所占面積只有O．9 mm×0．9 mm，功耗僅為32 mW。與同類設(shè)計(jì)進(jìn)行比較，該設(shè)計(jì)對(duì)時(shí)鐘抖動(dòng)的忍受能力是很強(qiáng)的。