摘  要： 通用非同步收發(fā)傳輸器UART是一種通用串行數(shù)據(jù)總線，雙向通信，可以實現(xiàn)全雙工傳輸和接收，用于異步通信。在Simulink環(huán)境下，用STATEFLOW對其進行建模，可以將其原理直接轉(zhuǎn)化成模型，擺脫了傳統(tǒng)方式下直接手寫代碼的弊端，而且可以自動生成HDL代碼，為FPGA的設(shè)計、開發(fā)開辟了新的途徑。
關(guān)鍵詞： 代碼自動生成；STATEFLOW；HDL；FPGA

1 傳統(tǒng)設(shè)計方法與基于模型設(shè)計的比較[1]
1.1 傳統(tǒng)設(shè)計方法的缺陷
    (1)信息的交流依賴文檔
    傳統(tǒng)的開發(fā)方法中，在不同階段彼此之間傳遞的信息需要依賴文檔。由于工程師對系統(tǒng)的認識與理解有一定的局限性以及對文檔理解的二義性，會在系統(tǒng)開發(fā)的過程中引入一些缺陷甚至錯誤，而這些缺陷或者錯誤會一步一步地傳遞到下一個設(shè)計階段。
    (2)早期設(shè)計階段引入的錯誤要在開發(fā)后期才能發(fā)現(xiàn)
    由于設(shè)計的嵌入式軟件算法需要專門的硬件生產(chǎn)出來之后進行集成的測試，因此在設(shè)計階段早期，引入的一些設(shè)計錯誤要在軟、硬件產(chǎn)品都具備之后進行集成與測試時，在開發(fā)后期才能夠發(fā)現(xiàn)早期的錯誤，此時修正起來不是那么簡單，極有可能需要重新編寫軟件，甚至重新開發(fā)硬件。
    (3)手寫代碼與手寫文檔
    傳統(tǒng)的設(shè)計方法中，產(chǎn)品實現(xiàn)過程只能夠利用手寫代碼來完成。這對于FPGA、HDL的初學者和工程師都是一件麻煩事。文檔的錯誤，再加上手寫HDL代碼的錯誤，最終的產(chǎn)品就可能有很多問題，以致于無法完成最后的子系統(tǒng)、分系統(tǒng)和全系統(tǒng)的集成工作。
1.2 基于模型的設(shè)計優(yōu)勢
    (1)在基于模型的系統(tǒng)設(shè)計過程中，所有過程遵循統(tǒng)一環(huán)境下的統(tǒng)一的模型。由于可以把測試手段從系統(tǒng)設(shè)計的初期引入到整個設(shè)計流程中，作為規(guī)范的模型能夠通過執(zhí)行仿真來驗證自己的正確性，從而保證了規(guī)范的正確性。
    (2)連續(xù)不斷的測試與驗證。在模型設(shè)計的每個環(huán)節(jié)都引入了測試仿真手段。利用充分的仿真，可以考察系統(tǒng)不同組件對整個系統(tǒng)的影響。
    (3)自動代碼生成。傳統(tǒng)的FPGA設(shè)計方法往往是一開始就手寫HDL代碼，這對于初學者是件困難的。而基于模型的設(shè)計優(yōu)點是只要知道設(shè)計原理，就可以用模型直觀地設(shè)計，省去了手寫代碼的麻煩，提高了開發(fā)的效率，縮短了開發(fā)周期。而且模型做成子系統(tǒng)后可以自動生成HDL代碼，如果有錯，只要修改模型，再重新生成HDL代碼即可，為后續(xù)的開發(fā)提供了便利。
2 UART串口通信原理
    在空閑時，TXD為高電平。發(fā)送時，先發(fā)送起始位(低電平)，再發(fā)送數(shù)據(jù)位，最后發(fā)送停止位(高電平)，發(fā)送過程為并入串出。對于接收，空閑時RXD為高電平，低電平來到時，在該位的當中進行采樣，如果為0，則為起始位，說明可以采集后面的數(shù)據(jù)位，直至最后的停止位，接收過程為串入并出。
    數(shù)據(jù)時序圖如圖1所示。

3 用Simulink、STATEFLOW實現(xiàn)對UART串口行為建模
    (1)UART發(fā)送模塊的STATEFLOW建模如圖2所示，TxDS與CnTS為并行狀態(tài)。

    TxDS：從IDLE狀態(tài)開始，在此狀態(tài)中，將位計數(shù)(BitCnt)設(shè)置為0、Ready設(shè)置為1(告訴前級模塊此時為空閑可以將數(shù)據(jù)并行傳入)，將空閑時為高電平(TxD)設(shè)置為1；當并行數(shù)據(jù)有效(Valid=1)，將BitCnt設(shè)置為10，將要發(fā)送的數(shù)據(jù)(TxDdata)放入臨時變量(Tmp)，Ready設(shè)置為0(告訴前級模塊正在發(fā)送數(shù)據(jù)，不要再將新的數(shù)據(jù)傳入)從而進入起始位的發(fā)送；進入START狀態(tài)，發(fā)送起始位(TxD=0)，當波特率發(fā)生器(RateCnt)從15降到0時即控制每一位發(fā)送的時間，進入RSHIFT狀態(tài)(發(fā)送數(shù)據(jù)位)；在RSHIFT中，BitCnt減1(即1位發(fā)送完畢)，將存放在Tmp中待發(fā)送數(shù)據(jù)的最低位取出(發(fā)送時先發(fā)送最低位)，然后Tmp右移1位(準備下一次次低位的發(fā)送)，當BitCnt減到2時，進入STOP狀態(tài)；在STOP狀態(tài)中，發(fā)送停止位高電平(TxD=1)。
    CnTS：波特率發(fā)生器。
    (2)UART接收模塊的STATEFLOW建模如圖3所示。RxDS、CnTS、RTS并行工作。

    RxDS：在IDLE狀態(tài)中，將BitCnt置0，判起始位是否到來，如果為0，進入START中，BitCnt加1變?yōu)?。當RateCnt從7減到0時，即在該位的中間時進行判斷，如果此時還為0，則確定其為起始位，進入DATA；當RateCnt從15減到0，即在每個數(shù)據(jù)位的中間對數(shù)據(jù)位進行判斷，將接收到的最低位存放在臨時變量Tmp的最高位。通過不斷的移位就會將接收到的最低位移到Tmp的最低位，在這個過程中BitCnt不斷加1，當BitCnt加到9時回到IDLE。
    CnTS：波特率發(fā)生器。
    RTS：負責后續(xù)模塊之間的握手。
    (3)為了生成HDL代碼，必須將UART發(fā)送模塊和接收模塊的STATEFLOW建模部分做成子系統(tǒng)，分別如圖4、圖5所示。

    (4)將發(fā)送模塊與接收模塊連接成整個Simulink模型，如圖6所示。

    (5)UART模型的仿真運行結(jié)果如圖7所示。

    (6)將發(fā)送與接收的代碼在Quartus II下做成Symbol，并組成頂層圖形文件，如圖8所示。

    (7)在Quartus II下仿真。
    ①發(fā)送模塊在Quartus II下的仿真如圖9所示。
    ②接收模塊在Quartus II下的仿真如圖10所示。
    ③頂層圖形文件在Quartus II下的仿真如圖11所示。

    本文在Simulink環(huán)境下，用STATEFLOW對UART進行建模。事實表明，用STATEFLOW建?？朔耸謱懘a易出錯、效率低等弊端，在了解UART原理的基礎(chǔ)上，可用直觀的模型將原理生動地表達出來，為FPGA設(shè)計人員提供了很大的便利，也為FPGA的設(shè)計提供了新的方式。
參考文獻
[1] 張威.STATEFLOW邏輯系統(tǒng)建模[M].西安：西安電子科技大學出版社，2007.