摘? 要: 通過對同步系統(tǒng)中漢明距發(fā)生器的關(guān)鍵部分——累加器" title="累加器">累加器實現(xiàn)方法的對比論證,給出了一種節(jié)省資源、魯棒性強的高速漢明距發(fā)生器的設計方案；通過FPGA進行了設計仿真；給出了該漢明距發(fā)生器在同步系統(tǒng)中的應用方法；最終將該設計應用于一種高速衛(wèi)星幀同步" title="幀同步">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" title="幀同步系統(tǒng)">幀同步系統(tǒng)" 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關(guān)鍵詞: 幀同步? 漢明距發(fā)生器? 華萊" title="華萊">華萊士樹? 全流水
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在信道編碼中,把兩個碼組中對應碼位上具有不同二進制碼元的位數(shù)定義為兩個碼組的距離,稱為漢明(Hamming)距,簡稱碼距。漢明距是信道編碼的一個重要參數(shù),它不僅可以衡量一種編碼的檢錯和糾錯能力,而且可以用來衡量兩個碼字的相似程度。幀同步是數(shù)字通信中的一項關(guān)鍵技術(shù)。實現(xiàn)同步的基本思想就是計算從數(shù)據(jù)流中提取出的碼字與本地同步碼字的漢明距d,通過d衡量它們的相似程度,在d連續(xù)數(shù)次小于一定門限的前提下,即可判斷系統(tǒng)進入同步狀態(tài)。漢明距發(fā)生器的性能決定著整個幀同步系統(tǒng)的性能,特別是在數(shù)據(jù)速率很高的情況下,更成為限制同步系統(tǒng)數(shù)據(jù)速率的瓶頸。本文首先運用文獻[2]中提出的一種最佳累加器實現(xiàn)方案通過FPGA設計了32位高速漢明距發(fā)生器,針對其存在的占用資源多和速度不夠的缺陷,提出了一種新的高速漢明距發(fā)生器設計方案,通過FPGA實現(xiàn),用于幀同步系統(tǒng)中。
1 位擴展華萊士樹算法設計的高速漢明距發(fā)生器的性能分析
漢明距發(fā)生器的基本原理是把兩個碼字的對應位進行異或,然后統(tǒng)計異或結(jié)果中1的個數(shù)。異或在FPGA中很容易實現(xiàn),在此不做討論。對于累加器,有多種實現(xiàn)方式,在文獻[2]中給出了三種實現(xiàn)方案:超前進位加法器方案、級聯(lián)型全加法方案和進位保留加法陣列方案。對三種方案的性能及所耗的資源進行分析、論證,得出進位保留加法陣列方案與其它兩種方案相比,速度快且占用資源少。該方案用位擴展方式實現(xiàn)華萊士樹加法運算。華萊士樹是乘法器中部分積化簡的一種樹型結(jié)構(gòu),詳見文獻[3]。為實現(xiàn)實際所需的32位高速漢明距發(fā)生器,在此先對位擴展華萊士樹算法進行簡單的分析說明,再對其進行FPGA設計仿真。
設一個1位的全加器有三個輸入 A、B、Ci和兩個輸出S、Co。其中A和B是加數(shù)與被加數(shù),Ci是輸入進位,S是和,Co是輸出進位。三個輸入對兩個輸出而言是對稱的,即使它們互相交換位置結(jié)果也不會受影響。如果把一串全加器簡單排成一行,它們之間的進位線不連接,則這一串全加器稱為進位保留全加器。它具有如下特性:三個輸入數(shù)之和等于兩個輸出數(shù)之和,即三個相加數(shù)每通過一次進位保留加法器,其個數(shù)就變?yōu)樵瓉淼?/3。利用該特點,對于所有相加數(shù),在第一級將這些相加數(shù)分成3個一組,每組進入一個進位保留加法器,產(chǎn)生的和與進位數(shù)為原來的2/3,但是產(chǎn)生的和位數(shù)有所擴展,輸入輸出線旁所標的數(shù)字代表了擴展位數(shù)。在第二級再將上一級的輸出分為3個一組,分別相加,依此類推,直到最后形成兩個操作數(shù),即累加和與累加進位。再將二者用超前進位相加器相加即可得所求結(jié)果。圖1是八個1位加數(shù)的位擴展?jié)h明距發(fā)生器設計簡圖。
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實際設計中用位擴展相加法設計的32位漢明距發(fā)生器用了89個全加器,8級華萊士樹,一個8位超前進位加法器。如果實現(xiàn)全流水(為了適應高速數(shù)據(jù),提高同步系統(tǒng)適應輸入數(shù)據(jù)時鐘的可能不規(guī)則或不均等性,將所有的全加器都放在移位寄存器之間的設計,在此稱為全流水。將系統(tǒng)適應輸入數(shù)據(jù)時鐘的可能不規(guī)則或不均等性的能力,在此稱為系統(tǒng)的魯棒性)。要用212個移位寄存器?？梢?運用該算法設計的高速漢明距發(fā)生器占用資源很多。而在FPGA設計中,資源有限又寶貴。
在沒有加入流水的情況下,用位擴展華萊士樹算法對32位漢明距發(fā)生器累加器進行了FPGA設計仿真,通過Altera器件EPF10K30RC240-3實現(xiàn)了32位同步字的漢明距計算。仿真結(jié)果如圖2所示。
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用位擴展華萊士樹算法設計的32位漢明距發(fā)生器累加器仿真延時矩陣部分典型數(shù)據(jù)如表1所示。
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矩陣左端一列是輸入(Source),第一行是輸出(Destination),中間部分是延時τdelay,有斜線的表示存在最大延時τmax_delay和最小延時τmix_delay,斜線前是最小延時τmin_delay,斜線后是最大延時τmax_delay。同步系統(tǒng)要實現(xiàn)幀同步,系統(tǒng)必須能夠適時地得到漢明距d。這要求漢明距發(fā)生器的所有輸入輸出最大延時不能超過流過數(shù)據(jù)流的時鐘周期Tclk的一半,即
。圖2中τmax_delay約為37ns,因此，Tclk≥2×37=74ns。最高數(shù)據(jù)速率為
。在實際的幀同步系統(tǒng)中,要對48.568Mbps高速數(shù)據(jù)流進行幀同步,該漢明距發(fā)生器遠不能達到要求。
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通過以上分析和實際設計仿真可知,位擴展華萊士樹算法設計的高速漢明距發(fā)生器有兩個問題:一是浪費資源;二是速度不夠。為了滿足實際需求,必須在這兩個方面進行改進。
2 位權(quán)值" title="權(quán)值">權(quán)值華萊士樹算法設計的高速漢明距發(fā)生器
實際設計中,對于資源浪費問題,采用一種位權(quán)值的辦法取代位擴展,不僅減少了輸入輸出引腳數(shù),同時減少了全加器的個數(shù)和華萊士樹的級數(shù)。位權(quán)值相加是指將全加器的輸入輸出按權(quán)值的異同分類相加,而不進行位擴展。圖3是位權(quán)值相加法設計的8位漢明距發(fā)生器的實現(xiàn)原理圖。輸入輸出線旁所標是該數(shù)據(jù)線的單位。與圖1相比較,圖3所用全加器的個數(shù)少一個,輸入輸出線數(shù)少24條,華萊士樹級數(shù)少一級。位擴展相加法與位權(quán)值相加法設計的8位漢明距發(fā)生器占用資源情況如表2所示。如果設計32位漢明距發(fā)生器,兩種實現(xiàn)方案占用資源情況如表3所示。
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通過以上分析以及表2和表3中的數(shù)據(jù)對比可知,位權(quán)值相加法所占用的資源明顯少于位擴展相加法。同時由于前者的華萊士樹級數(shù)低,處理延時要小于后者的處理延時。但要為48.568Mbps的數(shù)據(jù)流甚至更高速數(shù)據(jù)流提供幀同步所需的適時漢明距,同時提高系統(tǒng)的魯棒性。實際實現(xiàn)中加入了全流水,使得所有的加法器都在兩個流水寄存器之間。
在仿真中,假設數(shù)據(jù)速率為50Mbps,時鐘周期為20ns,將漢明距發(fā)生器加入了7級流水寄存器,漢明距發(fā)生器在時鐘上升沿鎖存數(shù)據(jù),經(jīng)全加器計算后傳到下一級流水寄存器的輸入端,在下一個時鐘上升沿將結(jié)果下傳,經(jīng)過6個時鐘周期后,在第7個時鐘上升沿將結(jié)果給出(圖4中大約150ns豎線處所示。仿真結(jié)果對準了第8個時鐘的下降沿,這是由于FPGA仿真程序輸入輸出管腳延時的緣故)。加入流水的位權(quán)值法設計的漢明距累加器基于時鐘周期為20ns的仿真波形如圖4所示。
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通過FPGA仿真工具Timing Analyzer對位權(quán)值法設計的32位高速漢明距發(fā)生器的累加器進行了速度及關(guān)鍵路徑延時測試。結(jié)果表明,所設計的漢明距累加器關(guān)鍵路徑延時小于8ns,可以工作的最高數(shù)據(jù)速率為125Mbps,完全滿足實際系統(tǒng)的高速幀同步設計要求。
3 位權(quán)值相加法設計的高速漢明距發(fā)生器的應用
設計高速漢明距發(fā)生器的目的是為數(shù)字通信幀同步系統(tǒng)提供適時的漢明距,為同步系統(tǒng)提供同步基準。本設計在實際幀同步系統(tǒng)中應用的基本原理如圖5所示。圖5中串行數(shù)據(jù)移入移位寄存器,在數(shù)據(jù)流的相應位置提取32位的數(shù)據(jù)信息,與本地同步字相異或,結(jié)果送入32位高速流水累加器;累加器送出6位漢明距,控制系統(tǒng)根據(jù)漢明距的值來判斷系統(tǒng)狀態(tài),若滿足幀同步條件,同步狀態(tài)控制系統(tǒng)給出同步控制信號和同步狀態(tài)信息,系統(tǒng)進入同步態(tài),接收系統(tǒng)可以接收下一幀數(shù)據(jù)。對于系統(tǒng)同步狀態(tài)與非同步狀態(tài)之間的轉(zhuǎn)換,同步系統(tǒng)理論有詳盡說明,在此不做進一步解釋。
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為了滿足實際幀同步系統(tǒng)中對高速漢明距發(fā)生器的設計要求,本文首先運用位擴展華萊士樹算法進行了高速漢明距發(fā)生器累加器的分析、設計與仿真,對其占用資源多、速度低兩個關(guān)鍵性問題進行了改進。運用位權(quán)值相加法取代了位擴展相加法,解決了占用資源多的問題;運用全流水的方法解決了速度不夠的問題并給出了該漢明距發(fā)生器在實際數(shù)字通信幀同步系統(tǒng)中的應用。實踐證明,位權(quán)值法設計的全流水高速漢明距發(fā)生器完全滿足實際同步系統(tǒng)的設計要求,而且節(jié)省資源、魯棒性強、可移植性好。
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參考文獻
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3 羅 莉,胡受仁.一個并行高速乘法器芯片的設計與實現(xiàn). 計算機工程與科學, 1997；11
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