1  TDR原理
    TDR測(cè)試方法中，沿信號(hào)通路傳輸高速信號(hào)邊沿，并觀察其反射信號(hào)。反射能夠說(shuō)明信號(hào)通路的阻抗以及阻抗變化時(shí)信號(hào)延時(shí)的變化，TDR測(cè)試的簡(jiǎn)單示意圖如圖1所示。

2  儀器和評(píng)估板
    為了測(cè)量納秒級(jí)的延時(shí),需要非?？斓拿}沖發(fā)生器、高速示波器以及高速探頭。我們也可以利用具有TDR測(cè)量功能的Tektronix 8000系列示波器(TDS8000、CSA8000或CSA8200)，配合80E04 TDR采樣模塊使用。本文采用MAX9979EVKIT(評(píng)估板)、Hewlett Packard 8082A脈沖發(fā)生器和TDS8000/80E04進(jìn)行演示。圖2所示為MAX9979EVKIT部分電路?？梢赃x擇使用任何具有TDR功能的高速示波器和任何高速差分脈沖發(fā)生器，同樣能夠獲得相似結(jié)果。

    分析中將進(jìn)行以下測(cè)量：
    (1)從PCB的SMA邊緣連接器DATA1/NDATA1 SMA至MAX9979 IC輸入引腳DATA1/NDATA1的延時(shí)。
    (2)從MAX9979的DUT1 (被測(cè)件)輸出通過(guò)SMA連接器J18的延時(shí)。
    (3)連接DUT1輸出至CSA8000測(cè)試電纜的延時(shí)。
    (4)從DATA1/NDATA1輸入至DUT1輸出，通過(guò)電纜到達(dá)CSA8000的總延時(shí)。
    (5)最后，計(jì)算MAX9979的實(shí)際延時(shí)。
3  DATA1/NDATA1輸入建模
　由于人們對(duì)TDR響應(yīng)比較困惑，首先利用SPICE仿真器構(gòu)建輸入延時(shí)的模型。然后將仿真結(jié)果與實(shí)際測(cè)量進(jìn)行比較，參見圖3。其中：

    (1) PCB引線設(shè)定為6 in(1 in=25.4 mm)長(zhǎng)，阻抗為65 Ω。實(shí)際上，這是DATA1/NDATA1 PCB引線的真實(shí)阻抗。理想情況下為50 Ω，但從TDR測(cè)量結(jié)果將會(huì)看到該值為63 Ω。
    (2) NDATA1輸出端接至地。由于DATA1和NDATA1對(duì)稱，而且距離MAX9979引腳的長(zhǎng)度相同，所以僅測(cè)量DATA1的PCB引線。
    (3) 對(duì)信號(hào)發(fā)生器的12 in電纜進(jìn)行建模，但實(shí)際傳輸延時(shí)測(cè)量證明并不需要這一建模。
4 DATA1/NDATA1輸入仿真
    圖4所示為TPv3的SPICE仿真波形,為在MAX9979EVKIT DATA1輸入采集到的數(shù)據(jù)。

    從圖4數(shù)據(jù)可以得出以下幾點(diǎn)結(jié)論：
    (1)輸入信號(hào)為階躍函數(shù)。這次仿真中，階躍幅度為0.5 V。以此模擬CSA8000產(chǎn)生的TDR信號(hào)。
    (2)時(shí)間代表模型中不同單元的延時(shí)：
    ①第1級(jí)表示發(fā)生器的12 in電纜。延時(shí)大約為3 ns，是實(shí)際延時(shí)的兩倍。實(shí)際電纜延時(shí)為1.5 ns。
    ②第2級(jí)表示DATA1 PCB引線。延時(shí)大約為2 ns，PCB延時(shí)為該值的一半，或1 ns。
    ③其他延時(shí)為脈沖通過(guò)DATA1 PCB引線的反射。
    (3)Y軸反映了不同元件的阻抗，單位為伏特，可轉(zhuǎn)換為阻抗。
    (4)X軸為單次輸入階躍信號(hào)造成的模擬信號(hào)的反射,參照?qǐng)D1對(duì)信號(hào)進(jìn)行比較。這些信號(hào)的長(zhǎng)度代表通過(guò)不同元件的延時(shí)。
5 MAX9979的傳輸延時(shí)測(cè)量
    按照以下6個(gè)步驟進(jìn)行傳輸延時(shí)測(cè)量。
5.1 測(cè)量連接DUT1節(jié)點(diǎn)到CSA8000垂直輸入的2 in長(zhǎng)SMA電纜的延時(shí)
    2 in SMA電纜的CSA8000 TDR如圖5所示。

    測(cè)量時(shí)需注意：
    (1)將2 in長(zhǎng)SMA-SMA電纜連接至80E04 TDR模塊的一路輸入，另一端保持開路。
    (2) 利用TDR的下拉菜單進(jìn)行測(cè)量。
    (3) 注意，這看起來(lái)很像圖1中的“OPEN”示例。此處測(cè)得的延時(shí)為804 ps，由于是兩倍的電纜延時(shí)，所以電纜延時(shí)為402 ps。
    (4)還需注意的是,第2級(jí)階躍實(shí)際為頂部和底部之間的一半。根據(jù)TDR原理，表示2 in長(zhǎng)度電纜實(shí)際阻抗為50 Ω。
    (5)這條2 in電纜是測(cè)量延時(shí)的通路之一。
5.2 測(cè)量DATA1輸入信號(hào)的PCB引線延時(shí)/阻抗
    從該數(shù)據(jù)可以獲得以下幾項(xiàng)信息：
    (1) 圖6與圖4中的仿真曲線相同，這證明了模型的準(zhǔn)確性。

    (2)光標(biāo)用于測(cè)量線路阻抗。第1級(jí)階躍為49.7 Ω，代表CSA8000電纜。與預(yù)期結(jié)果一致。
    (3)第二光標(biāo)顯示97.8 Ω,為MAX9979內(nèi)部DATA1/NDATA1兩端的100 Ω電阻(參見圖3)。與預(yù)期結(jié)果一致。       (4)第2級(jí)階躍阻抗不是50  Ω。這一級(jí)為DATA1 PCB阻抗，大約為63 Ω。這意味著DATA1和NDATA1的PCB引線不是我們所希望的50 Ω。
    (5)大幅值為150 Ω,是額外的50 Ω電纜和100 Ω電阻，只存在于第3級(jí)反射。
　 該測(cè)量可以簡(jiǎn)化為：
    (1)將12 in SMA電纜的一端連接至CSA8000。將電纜另一端連接至MAX9979EVKIT的DATA SMA輸入連接器。
    (2)將NDATA1的SMA連接器通過(guò)SMA接地，從圖3可以看出這一點(diǎn)。12 in SMA電纜的長(zhǎng)度與延時(shí)測(cè)量無(wú)關(guān)，但應(yīng)盡可能短。
    (3)無(wú)需對(duì)MAX9979EVKIT供電。該測(cè)量針對(duì)焊接到電路板上的MAX9979進(jìn)行，但不需要上電。有些用戶更喜歡使用沒(méi)有焊接器件的電路板進(jìn)行測(cè)量。斷開MAX9979將產(chǎn)生更清晰的3級(jí)階躍信號(hào)，仿真圖1中的“OPEN”狀態(tài)。兩種配置下，實(shí)際延時(shí)測(cè)量結(jié)果相同。
　圖7所示，測(cè)量第2級(jí)階躍—DATA PCB引線延時(shí)。  

   注意：
   (1) 第1級(jí)階躍為電纜，本文對(duì)其延時(shí)并不感興趣。
   (2) 測(cè)量值為1.39 ns，PCB延時(shí)為該值的一半，或?yàn)?.695 ns。這一延時(shí)確實(shí)大于模型的延時(shí)，但本文僅利用模型估算延時(shí)加以比較。
　測(cè)量在信號(hào)的傾斜沿進(jìn)行。這些傾斜沿代表電路板SMA和MAX9979 DATA1引腳的電容效應(yīng)。因此，在這些傾斜沿之間進(jìn)行測(cè)量能夠確保測(cè)試結(jié)果包含了SMA和PIN延時(shí)。還需注意的是，波形中存在凸峰，這是SMA連接器與電路板之間的電感產(chǎn)生的。由此，需要在凸峰之前進(jìn)行測(cè)量，以確保獲取完整的電路板延時(shí)。進(jìn)一步的TDR測(cè)量讀數(shù)將突顯這些電容和電感造成的傾斜沿和凸峰。
5.3 測(cè)量DUT1輸出信號(hào)的PCB引線延時(shí)/阻抗
　圖8所示示波器波形是采用與圖6、圖7相同的設(shè)置產(chǎn)生的?，F(xiàn)在采用一條2  in長(zhǎng)SMA電纜連接CSA8000 80E04模塊和MAX9979EVKIT的DUT1 SMA。

    注意：
    (1) 第1級(jí)階躍表示2 in電纜。TDR信號(hào)為0.5 V，第1級(jí)階躍為250 mV。說(shuō)明電纜的阻抗為50 Ω，與預(yù)期情況一致。
    (2) DUT1延時(shí)是在兩個(gè)傾斜沿之間進(jìn)行測(cè)量得到的，與上述DATA1測(cè)量說(shuō)明相同。然而，需要注意的是：這些傾斜沿之間的電平同樣為50 Ω。該值表明較短的DUT1 PCB金屬線非常接近于理想的50 Ω。
    (3) 從上述內(nèi)容得到DATA1引線阻抗為63 Ω，DUT1節(jié)點(diǎn)阻抗為50 Ω。這意味著DATA1輸入的金屬線寬比DUT1輸出的線寬窄。理想情況下，它們應(yīng)該相同。TDR測(cè)量發(fā)現(xiàn)了這一差異，這不一定是系統(tǒng)錯(cuò)誤。DUT1引線阻抗稍高是由于較窄的金屬線造成的，但它同時(shí)也減小了DATA1金屬線的電容。數(shù)據(jù)線是最長(zhǎng)引線，為了保證最寬頻帶的要求，該電容應(yīng)盡量小。
    (4) DUT1的PCB延時(shí)很難測(cè)量，其阻抗與電纜相同。如果MAX9979沒(méi)有焊接到電路板上，將看到“開路”狀態(tài)的三級(jí)階躍信號(hào)。但是，在焊接了MAX9979的條件下仍然可以測(cè)量到這一延時(shí)。通過(guò)檢查電容效應(yīng)產(chǎn)生的傾斜沿，可以看出SMA連接器在電路板的焊接位置以及MAX9979 DUT1引腳的位置。同樣可以通過(guò)查看SMA連接器電感產(chǎn)生的凸峰，確認(rèn)它處于兩個(gè)傾斜沿之間。解決了這些問(wèn)題，可以測(cè)得延時(shí)為360 ps，將該值減半，得到實(shí)際DUT1 PCB電路板的延時(shí)，該延時(shí)為180 ps。
5.4  測(cè)量CSA8000的基線延時(shí)
　　圖9所示，C1和C2是2個(gè)互補(bǔ)PECL信號(hào)，幅值大約為450 mV。這些DATA1和NDATA1信號(hào)直接由外部的信號(hào)發(fā)生器產(chǎn)生，送入CSA8000輸入。采用CSA8000的20 GHz采樣探頭，從該數(shù)據(jù)可得出以下結(jié)果：

    (1)M1是差分信號(hào)C1-C2的數(shù)學(xué)計(jì)算值,幅值為900 mV，10%/90%上升和下降時(shí)間接近于700 ps。這意味著DATA1/NDATA1信號(hào)上沒(méi)有任何干擾。
    (2)對(duì)Crs或M1差分信號(hào)的過(guò)零點(diǎn)進(jìn)行測(cè)量，測(cè)得數(shù)據(jù)為29.56 ns。觸發(fā)示波器，本文僅關(guān)注這些過(guò)零點(diǎn)中的一個(gè)。給MAX9979上電，然后測(cè)量相同過(guò)零點(diǎn)，因?yàn)樗峭ㄟ^(guò)整個(gè)電路板的延時(shí)。
    (3)該延時(shí)還包括兩條輸入電纜的延時(shí)，因?yàn)檫@些電纜也被用于測(cè)量通過(guò)電路板的信號(hào)延時(shí)，其延時(shí)相互抵消。盡管如此，最好還是使用盡可能短的電纜，只是該延時(shí)對(duì)傳輸延時(shí)測(cè)量并不重要。
5.5 MAX9979EVKIT上電
    將DATA1和NDATA1信號(hào)連接至已上電的MAX9979EVKIT的DATA1/NDATA1輸入。使用與第4步相同的電纜。按照傳輸延時(shí)測(cè)量技術(shù)資料的規(guī)定，將MAX9979設(shè)置為規(guī)定的0 V~3 V信號(hào)，并將輸出端接至50 Ω。本例中，50 Ω負(fù)載為CSA8000輸入，從圖10獲得的數(shù)據(jù)點(diǎn)顯示：
    (1)當(dāng)前的輸出信號(hào)幅值為0 V~1.5 V，與預(yù)期情況一致，由于50 Ω負(fù)載的存在而被除以2。
    (2)上升和下降時(shí)間完全在MAX9979的技術(shù)指標(biāo)范圍內(nèi)。由此，可以確認(rèn)由干凈、有效的DATA1/NDATA1驅(qū)動(dòng)產(chǎn)生完好、干凈、有效的輸出。
    (3)CSA8000保持與第5步相同的設(shè)置，觸發(fā)方式與第4步相同?？梢钥吹竭^(guò)零點(diǎn)為33.77 ns。

5.6 計(jì)算MAX9979的傳輸延時(shí)
    通過(guò)MAX9979EVKIT的總延時(shí)為：
    33.77 ns-29.56 ns=4.21 ns
    計(jì)算測(cè)量結(jié)果：
    (1)減去0.695 ns的DATA1 PCB引線延時(shí),所得延時(shí)為3.515 ns。
    (2)減去0.18 ns的DUT1 PCB引線延時(shí)，所得延時(shí)為3.335 ns。
    (3) 減去CSA8000的2 in電纜延時(shí),該延時(shí)為402 ps，所得延時(shí)為2.933 ns。
　　MAX9979技術(shù)指標(biāo)中，這種配置下的標(biāo)稱延時(shí)為2.9 ns。這里，可以得到焊接了MAX9979的評(píng)估板的延時(shí)為2.933 ns，非常接近于預(yù)期值。
    以上分析表明，利用TDR測(cè)量傳輸延時(shí)具有以下優(yōu)勢(shì)：
    (1) 傳輸延時(shí)測(cè)量結(jié)果非常準(zhǔn)確。
    (2) 無(wú)需有源探頭(避免由此引入的不準(zhǔn)確性)。
    (3) 簡(jiǎn)單技巧可用于絕大多數(shù)傳輸測(cè)量。
    (4) 阻抗測(cè)量保證正確的連接器和PCB引線阻抗。
    (5) 利用TDR信號(hào)能夠分析信號(hào)通路的附加電容和電感，必要時(shí)可作為重新設(shè)計(jì)的反饋信息。
    (6) 簡(jiǎn)化模型和仿真工具確保獲得正確結(jié)果，并可驗(yàn)證測(cè)量配置。
    (7) 采用良好的測(cè)試方法測(cè)量關(guān)鍵指標(biāo)。
　　隨著信號(hào)速率的提高，時(shí)序測(cè)量的誤差和錯(cuò)誤會(huì)造成不正確的電路規(guī)劃、器件選擇及系統(tǒng)設(shè)計(jì)。高速測(cè)量中保持良好的方法能夠避免亡羊補(bǔ)牢造成的損失。本文著重強(qiáng)調(diào)了這些良好的設(shè)計(jì)習(xí)慣。