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基于AD6623的多路中頻數(shù)字化直擴通信系統(tǒng)的設計與實現(xiàn)

2008-08-05
作者:邢富領, 劉 輝, 劉志盟, 左

  摘 要: 利用碼分多址擴頻" title="擴頻">擴頻理論,給出了一種基于軟件無線電的多路" title="多路">多路中頻數(shù)字化直接序列擴頻" title="直接序列擴頻">直接序列擴頻通信系統(tǒng)的設計方案,并采用可編程" title="可編程">可編程數(shù)字器件AD6623等予以實現(xiàn)。實驗結果表明,該實現(xiàn)方法達到了設計要求,并具有良好的通用性和靈活性。
  關鍵詞: 碼分多址 直接序列擴頻 AD6623 中頻數(shù)字化


  擴頻通信具有抗干擾、抗多徑、低截獲概率等優(yōu)點。20世紀70年代以來,擴頻通信的理論和方法得到了很大發(fā)展。直接序列擴頻(直擴)作為擴頻通信的一種常用方式,已成功地應用于軍事和民用通信中,并已成為第三代移動通信系統(tǒng)的核心技術之一,充分顯示了其顯著優(yōu)點和強大生命力。
  擴頻通信是以增加信息傳輸?shù)膸挒榇鷥r的。而現(xiàn)有的頻帶資源非常有限,為了提高單位帶寬內(nèi)信息傳輸?shù)乃俾剩P者提出采用直接序列擴頻CDMA思想。在發(fā)端,將一路串行的數(shù)據(jù)信息經(jīng)串/并轉換轉換為N路并行的數(shù)據(jù)信息,然后分別用N個相互正交的PN碼對每路信息進行調(diào)制完成擴頻,形成N路擴頻的基帶信息,每路基帶信息再經(jīng)過基帶成形濾波,上變頻調(diào)制到同一中頻后再將N路信號合成送給射頻接口完成發(fā)送。在收端,用與發(fā)端相同的N個PN碼分別與接收信號進行互相關運算,然后與判決門限比較獲取同步信息,比較互相關值大小獲得用戶數(shù)據(jù),將恢復的N路數(shù)據(jù)再進行并/串轉換即恢復出原始發(fā)送信息。這樣,整個系統(tǒng)所需的傳輸帶寬就降低為原來的1/N。
  多路中頻數(shù)字化直擴系統(tǒng)的原理示意圖如圖1所示。


1 多路中頻數(shù)字化直擴通信系統(tǒng)的總體設計
  系統(tǒng)硬件電路設計框圖如圖2所示。


  A/D轉換器采用AD公司的AD6644,它的最高采樣率可達65MSPS,分辨率為14位。在本系統(tǒng)中,由AD6644直接對6MHz中頻信號進行過采樣,實現(xiàn)系統(tǒng)的中頻數(shù)字化,采樣時鐘為19.6608MHz。
  數(shù)字下變頻器選用AD公司的AD6620,它是美國AD公司推出的高性能數(shù)字信號處理芯片,可以完成高速數(shù)字信號的下變頻及抽取濾波工作,功能強大。內(nèi)部信號處理單元由四個部分組成:頻率變換器、二階固定系數(shù)梳狀抽取濾波器(CIC2)、五階固定系數(shù)梳狀抽取濾波器(CIC5)和一個系數(shù)可編程的抽取濾波器(RCF)。在本系統(tǒng)中,AD6620的初始化由DSP TMS320LC31完成,AD6620通過并口向DSP輸出處理后的基帶數(shù)據(jù)。
  D/A轉換器采用AD公司的AD9772A,它的最高轉換速率為160MHz,轉換位數(shù)為14位。在本系統(tǒng)中,由AD9772A完成發(fā)射單元的多路合成數(shù)字中頻向模擬中頻的轉換,轉換時鐘頻率為19.6608MHz。
  數(shù)字上變頻器采用AD公司的AD6623,其主要特征有以下幾點:高達104MHz的工作時鐘、單片集成四個獨立的數(shù)字發(fā)射通道、可編程插值" title="插值">插值濾波器和增益控制。AD6623內(nèi)部的信號處理包括以下四個部分:頻率變換器、二階重插值級聯(lián)積分梳狀濾波器(rCIC2)、五階插值級聯(lián)積分梳狀濾波器(CIC5)以及一個RAM系數(shù)濾波器(RCF)。在本系統(tǒng)中共采用四片AD6623組成16路直接序列擴頻發(fā)射單元,每一路分別從FPGA處取得擴頻基帶信息,進行基帶成形濾波、插值和上變頻調(diào)制到6MHz的中頻,最后將16路中頻調(diào)制信號合成為一路,再經(jīng)D/A轉換后送給射頻發(fā)射單元接口。
  DSP采用TI公司的TMS320LC31。TMS320LC31采用改進的哈佛結構,是一種能進行浮點運算的數(shù)字信號處理芯片,主頻可達60MHz。在本系統(tǒng)中,TMS320LC31主要完成的功能是:在發(fā)射過程中,由程序產(chǎn)生模擬的基帶信息,當DSP檢測到FPGA產(chǎn)生的申請數(shù)據(jù)的中斷信號時就將模擬基帶信息通過數(shù)據(jù)總線送給FPGA;在接收過程中,DSP通過FPGA產(chǎn)生的中斷信號分別對已完成解擴的各路數(shù)據(jù)進行接收,完成各路信息的解調(diào),并將解調(diào)出的各路信息進行并串轉換還原為發(fā)射時的一路串行信息。此外,DSP在系統(tǒng)上電時負責完成AD6623和AD6620的初始化,在運行過程中,還要負責AD6620的載波恢復。
  FPGA采用的是ALTERA公司的EP1S40B956C7,它內(nèi)部含有41250個邏輯單元,可用的I/O管腳為683個,速度為0.7ns,完全可以滿足系統(tǒng)的各項性能要求。在本系統(tǒng)的發(fā)射過程中,由FPGA向DSP發(fā)中斷申請,獲得待發(fā)送的基帶信息。在FPGA中,將一路串行的基帶信息轉換為16路并行的基帶信息,并分別與16個互相正交的PN碼相乘完成擴頻,然后分別送給四片AD6623的16個數(shù)據(jù)通道。在接收過程中,數(shù)字下變頻器AD6620將下變頻、濾波后的基帶數(shù)據(jù)送給FPGA,分別與16個本地正交PN進行匹配,完成16路PN碼的捕獲跟蹤,從而實現(xiàn)16路數(shù)據(jù)的解擴。最后FPGA向DSP發(fā)送中斷,由DSP完成16路數(shù)據(jù)的組裝還原。
2 關鍵技術
  AD6623內(nèi)集成了四個獨立的數(shù)字信號處理器(TSP),每個TSP由可編程內(nèi)插系數(shù)濾波器(RCF)、可編程功率控制單元、可編程五階級聯(lián)積分梳狀濾波器(CIC5)、二階重采樣級聯(lián)積分梳狀濾波器(RCIC2)和一個數(shù)控振蕩器(NCO)等五個級聯(lián)的信號處理單元組成。通過對這五個信號處理單元參數(shù)的不同設置,可以使系統(tǒng)以同一套硬件實現(xiàn)不同的功能。
2.1 NCO頻率值的設定
  AD6623的每一個通道都有一個獨立的調(diào)制器,它可以把從CIC濾波器中接收的數(shù)據(jù)上變頻成數(shù)字中頻,并送入多載波合并單元。該調(diào)制器由一個32比特的正交NCO和一個正交幅度混頻器(QAM)組成,該數(shù)字中頻的計算公式如下:
  
  式中,NCO_ frequency是寫入寄存器Oxn02中的值;fIF是期望的中頻頻率; fNCO是NCO的頻率,在輸出是實數(shù)時是系統(tǒng)工作時鐘fCLK的一半,而在輸出是復數(shù)時是fCLK的四分之一。
  在此系統(tǒng)中,輸出為實數(shù)模式,要求上變頻到fIF為6MHz的數(shù)字中頻,系統(tǒng)工作時鐘fCLK為19.6608MHz,帶入上式可求得NCO_ frequency的十六進制表示為4E200000。
2.2 插值系數(shù)的的設定
  在本系統(tǒng)中,AD6623的每個通道要將chip速率為614.4kHz的擴頻信息插值到等于系統(tǒng)的工作時鐘頻率19.6608MHz,這樣總的插值系數(shù)為32(19.6608MHz/614.4kHz)。利用AD公司提供的FILTER DESIGN軟件可得到一組最佳的各級濾波器插值系數(shù)的分配方案:MCIC2=1,LCIC2=1,CIC5=4,MRCF=8。
2.3 濾波器系數(shù)的設定
  FIR濾波器的設計目標是讓614.4kHz的低通目標信號盡可能地通過,并抑制帶外干擾。從濾波器幅頻特性曲線的角度來看,也就是要求通帶波動盡可能地小,通帶寬度盡可能地與信號帶寬相等,過渡帶盡可能地銳利,阻帶衰減盡可能地大。通常,F(xiàn)IR濾波器的階數(shù)越高,幅頻特性越好,AD6623提供的濾波器階數(shù)最高可達255階,具體選擇多少要根據(jù)實際情況而定。
  在本系統(tǒng)中使用窗函數(shù)設計法(或稱傅立葉級數(shù)法)確定濾波器系數(shù),即由理想的濾波器頻率響應Hd(w)經(jīng)傅立葉反變換導出hd(n),然后用一個有限長窗函數(shù)序列w(n)截取。
  由于輸入給可編程系數(shù)濾波器的數(shù)據(jù)經(jīng)過了一次插值,且插值系數(shù)MRCF為8,因此此時輸入數(shù)據(jù)的采樣率fs為:
  fs=614.4k×8=4.9152MHz
  因為截止頻率fc為614.4kHz,所以數(shù)字域截止頻率wc為:

???
  

  這表明在通帶|w|≤wc范圍內(nèi),Hd(ejw)的幅度是均勻的,且其值為1、相位為-wα。
  由此可得:
  
  取w(n)=RN(n),按照線性相位濾波器的約束,h(n)必須為偶對稱,對稱中心長度應為長度的一半(N-1)/2,且α=(N-1)/2,取N=255,則α=127。于是可得濾波器的系數(shù)為:
  
  FIR濾波器的幅頻響應曲線如圖3所示。


2.4 載波合并單元
  AD6623的載波合并單元用來合并各信道的輸出以產(chǎn)生多載波信號,該結果與18比特寬帶輸入總線上的內(nèi)容相加后,將在高速時鐘的上升沿送至18比特寬帶輸出總線。
3 實驗驗證
  在基于圖2的硬件平臺下,DSP將模擬速率為307.2kbps的基帶信息序列送給FPGA作為發(fā)送信息序列,經(jīng)串/并轉換后每路信息速率降低為19.2kbps, PN碼長為32,所以擴頻后每路chip速率為614.4kbps。在發(fā)射端,發(fā)送信息序列經(jīng)FPGA擴頻調(diào)制后送給AD6623上變頻,然后送給AD9772A完成D/A變換;在接收端,中頻信號經(jīng)過AD6644采樣和AD6620下變頻后,再經(jīng)FPGA解擴和DSP檢測,解調(diào)出的信息經(jīng)計算機串口送給計算機顯示器顯示解調(diào)結果。經(jīng)實際電路驗證,DSP能正確解調(diào)出所發(fā)送的擴頻信號。證明利用AD6623等所設計的中頻數(shù)字化多路直接序列擴頻通信系統(tǒng),具有硬件設計靈活、資源消耗少、調(diào)試修改方便等優(yōu)點,對軟件進行一定的修改,則可以作為一種通用的多路中頻數(shù)字化直擴通信系統(tǒng)處理平臺。
  基于AD6623的多路中頻數(shù)字化直接序列擴頻通信系統(tǒng),可以方便地改變系統(tǒng)的調(diào)制方式和調(diào)制頻率,而且還可以適應不同信息速率和各種偽碼碼長的直接序列擴頻通信,關鍵一點在于它采用了碼分多址的思想,使得帶寬利用率大大提高。實驗測試表明:系統(tǒng)效果良好,控制靈活,適應范圍廣,具有較好的應用前景。
參考文獻
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