??? 面對(duì)掩膜" title="掩膜">掩膜制造成本呈倍數(shù)攀升，過(guò)去許多中、小用量的芯片無(wú)法用先進(jìn)的工藝來(lái)生產(chǎn)，對(duì)此不是持續(xù)使用舊工藝來(lái)生產(chǎn)，就是必須改用FPGA芯片來(lái)生產(chǎn)……

　　就在半導(dǎo)體大廠持續(xù)高呼摩爾定律" title="摩爾定律">摩爾定律(Moore’s Law)依然有效、適用時(shí)，其實(shí)背后有著不為人知的事實(shí)！理論上每18至24個(gè)月能在相同的單位面積內(nèi)多擠入一倍的晶體管數(shù)，這意味著電路成本每18至 24個(gè)月就可以減半，但這只是指裸晶(Die)的成本，并不表示整個(gè)芯片的成本都減半，然而也要最終成品的良率必須維持才能算數(shù)。

　　不能隨摩爾定律而縮減的成本，包括晶圓制造更前端的掩膜(Mask)成本，以及晶圓制造更后端的封裝(也稱為：構(gòu)裝、包裝)成本。

用低廉勞力來(lái)降低封裝成本

　　先說(shuō)明封裝成本，每生產(chǎn)一顆芯片都需要一個(gè)芯片封裝，理論上摩爾定律讓芯片面積縮小，連帶的封裝上的面積用料也可以減少，所以封裝成本也可以減少，但實(shí)際上不然，事實(shí)是：芯片一方面縮小面積，另一方面也讓電路更加復(fù)雜，所需要的接腳數(shù)目增加，同時(shí)電路更縮密后其用電量相同，發(fā)熱量也相同，但卻只能用更小的面積來(lái)散熱。

　　因此，封裝無(wú)法隨裸晶面積一同縮小，反而裸晶縮小后產(chǎn)生更

多難題需面對(duì)！包括置入更多數(shù)目的接腳、更佳的散熱性等，所以封裝需要投入更多研發(fā)資源，另外封裝用料成本也必然因此增加，從過(guò)去簡(jiǎn)單的樹(shù)脂材質(zhì)，到之后的陶瓷材質(zhì)，以及更之后的BGA封裝、覆晶封裝、IC載板等，封裝的技術(shù)與成本都在逐步提高。

　　不過(guò)，歐美半導(dǎo)體大廠既然在晶圓制造上因摩爾定律而獲得了成本精省，也必須正視封裝成本居高不下的新問(wèn)題，為了保有產(chǎn)品價(jià)格優(yōu)勢(shì)，歐美業(yè)者" title="業(yè)者">業(yè)者積極將封測(cè)廠移至海外，特別是移至勞力成本低廉的地方，過(guò)去是移至南韓、臺(tái)灣、泰國(guó)、馬來(lái)西亞，但近年來(lái)則再度遷移，遷至中國(guó)內(nèi)地、越南、東歐，透過(guò)低廉勞力讓芯片封裝成本降低。

掩膜成本成指數(shù)性上升

　　封裝成本可以倚賴低價(jià)勞動(dòng)力來(lái)降低，那么更前端的掩膜方面呢？很不幸的，掩膜無(wú)法如封裝一樣用低價(jià)勞力來(lái)壓低成本，相反的，隨著晶體管的更縮密化，工藝的更先進(jìn)化，掩膜的開(kāi)設(shè)成本卻只會(huì)呈現(xiàn)指數(shù)性攀升，130nm(納米，中國(guó)內(nèi)地方面稱為：納米)工藝縮密成90nm后，晶圓上的電路成本可以縮減一半，但掩膜成本卻是要增加數(shù)倍。

　　所幸掩膜的開(kāi)設(shè)次數(shù)并不多，掩膜建立一次后，可隨著日后芯片的大量量產(chǎn)" title="量產(chǎn)">量產(chǎn)而分?jǐn)傋畛踅ㄖ醚谀さ某杀?，?dāng)產(chǎn)量高到一定的規(guī)模數(shù)量后，掩膜成本就能均攤到機(jī)近于零，所以即便掩膜因工藝提升而增加成本，也不用過(guò)于在意。

　　但是，運(yùn)用量產(chǎn)來(lái)均攤掩膜成本的作法已經(jīng)愈來(lái)愈不可行，掩膜成本一次又一次地倍增，光是一組130nm的掩膜就已經(jīng)破百萬(wàn)美元，但芯片的需求量、產(chǎn)量卻無(wú)法呈現(xiàn)倍增需求，以致近年來(lái)開(kāi)設(shè)新掩膜的件數(shù)愈來(lái)愈少，從上萬(wàn)件退到數(shù)千件。

　　或許如上的描述尚不足以讓人感受到嚴(yán)酷性，但從臺(tái)灣集成電路制造公司(TSMC)蔡力行在公眾場(chǎng)合曾說(shuō)過(guò)的一段話就更能深刻體會(huì)：一家無(wú)晶圓廠業(yè)者 (Fabless)新設(shè)計(jì)的芯片，在第一次試制品(Prototype)完成后，若其特性表現(xiàn)不佳后將必須修改設(shè)計(jì)，修改后進(jìn)行第二次的試制，如果第二次試制的表現(xiàn)結(jié)果依然不理想，其實(shí)就不用進(jìn)行第三次試制了，因?yàn)樵摌I(yè)者的競(jìng)爭(zhēng)對(duì)手已經(jīng)避開(kāi)其失敗經(jīng)驗(yàn)，一次就推出成功的芯片，即便業(yè)者愿意進(jìn)行第三次嘗試，前兩次的試制成本已經(jīng)過(guò)高，這些成本都必須轉(zhuǎn)嫁到第三次的芯片上，未來(lái)就算能量產(chǎn)，其芯片價(jià)格也難與其它業(yè)者競(jìng)爭(zhēng)，與其如此不如不做。?

很明顯的，前兩次試制都失敗的話，掩膜成本就足以讓無(wú)晶圓廠芯片業(yè)者吃不消，最后必然要退出該芯片產(chǎn)品市場(chǎng)，此后除了加碼原有的其它產(chǎn)品芯片外，就只能重新嘗試、摸索其它類型的芯片市場(chǎng)。由此可見(jiàn)，掩膜成本已成為極可怕的壓力，完全無(wú)法用封測(cè)廠外移的低價(jià)勞力方式抒解。

掩膜難以因應(yīng)Time-To-Market

　　掩膜不僅成本節(jié)節(jié)攀升，更麻煩的是掩膜的開(kāi)設(shè)時(shí)間無(wú)法縮短，每次都需要數(shù)十天的時(shí)間，然而芯片市場(chǎng)已從過(guò)去的信息、通訊市場(chǎng)轉(zhuǎn)移至消費(fèi)性電子市場(chǎng)，過(guò)去資通訊芯片的特點(diǎn)是少樣多量，相同一致的芯片需求量極高，開(kāi)設(shè)一次掩膜后可使用很久，并量產(chǎn)出極多芯片，相對(duì)的消費(fèi)性電子的特性是少量多樣(變化多)、變化快速，掩膜使用一段時(shí)間后就必須因應(yīng)市場(chǎng)的改變而修改電路，使整組掩膜中有數(shù)張掩膜無(wú)法適用，必須重新開(kāi)設(shè)。


　　所以，即便掩膜成本沒(méi)有節(jié)節(jié)攀升，其變更速度也一樣不適合今日的芯片市場(chǎng)，因此許多無(wú)晶圓廠業(yè)者已逐漸舍棄使用ASIC(用掩膜方式投產(chǎn)的芯片)，而用FPGA來(lái)推出其設(shè)計(jì)的芯片。

FPGA從麻雀到鳳凰

　　FPGA并非是近年來(lái)才有的，F(xiàn)PGA一詞于1984年就已經(jīng)出現(xiàn)，至今已經(jīng)超過(guò)20年以上的時(shí)間，不過(guò)過(guò)去十多年時(shí)間內(nèi)FPGA都未受到太多的重視，原因是FPGA的功耗用電、電路密度、頻率效能、電路成本等都不如ASIC，在這十多年時(shí)間內(nèi)，F(xiàn)PGA多半只用在一些特殊領(lǐng)域，例如芯片業(yè)者針對(duì)新產(chǎn)品測(cè)試市場(chǎng)反應(yīng)，即便初期產(chǎn)品未達(dá)量產(chǎn)規(guī)模，也能先以FPGA制成產(chǎn)品測(cè)試。?

????或者有些芯片設(shè)計(jì)公司承接了小型的設(shè)計(jì)項(xiàng)目，在量產(chǎn)規(guī)模不足下也一樣使用FPGA，或如政府、軍方的特殊要求，不期望使用開(kāi)放、標(biāo)準(zhǔn)性的芯片與電路，也會(huì)傾向使用FPGA。

　　不過(guò)如前所述的，在愈來(lái)愈多芯片無(wú)法用開(kāi)設(shè)掩膜模式投產(chǎn)后，這些芯片一樣要上市，就只好以FPGA模式來(lái)生產(chǎn)。所幸FPGA也受益于摩爾定律，在工藝技術(shù)不斷提升下，晶體管愈來(lái)愈縮密化，原本相較ASIC遜色的電路密度過(guò)低、頻率效能過(guò)低、電路成本過(guò)高等問(wèn)題，在新一代FPGA上，早已拉近與ASIC 間的表現(xiàn)差距。

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　　△圖說(shuō)：雖然今日的半導(dǎo)體工藝工藝仍然持續(xù)合乎摩爾定律(Moore’s Law)，但真正能以最新工藝量產(chǎn)的芯片已愈來(lái)愈少。圖中為摩爾定律中「每18個(gè)月」與「每24個(gè)月」的趨勢(shì)發(fā)展曲線比較。

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