12 月 25 日消息，韓國半導體工程師學會在其發(fā)布的《2026 年半導體技術路線圖》中，公布了未來 15 年硅基半導體技術的發(fā)展預測。三星近期才剛推出全球首款 2 納米全環(huán)繞柵極（GAA）芯片 ——Exynos 2600，而路線圖預計，到 2040 年半導體電路制程將突破至 0.2 納米，正式邁入埃米級（?）技術時代。不過，從當下到未來的 15 年間，行業(yè)仍需攻克諸多難題，實現 1 納米以下晶圓制程的目標道阻且長。
據 ETNews 報道，該技術路線圖的核心目標是助力提升半導體領域的長期技術與產業(yè)競爭力、推動學術研究落地、完善人才培養(yǎng)體系。路線圖重點聚焦九大核心技術方向，分別為：半導體器件與制造工藝、人工智能半導體、光互連半導體、無線連接半導體傳感器、有線連接半導體、功率集成電路模塊（PI M）、芯片封裝技術以及量子計算。
據了解，目前，三星的 2 納米 GAA 技術代表著全球光刻制程的最高水平。據悉，這家韓國科技巨頭已在規(guī)劃該工藝的迭代升級方案：不僅完成了第二代 2 納米 GAA 工藝節(jié)點的基礎設計，還計劃在兩年內落地第三代 2 納米 GAA 技術 ——SF2P + 工藝。路線圖指出，到 2040 年，0.2 納米制程將采用互補場效應晶體管（CFET）的全新晶體管架構，并搭配單片式 3D 芯片設計方案。
作為韓國下一代半導體制造領域的領軍企業(yè)，三星已組建專項團隊，啟動 1 納米芯片的研發(fā)工作，目標在 2029 年實現量產。這些技術突破不僅將應用于移動終端的系統(tǒng)級芯片（SoC），還將賦能存儲芯片領域：DRAM 內存的電路制程將從目前的 11 納米縮減至 6 納米；高帶寬內存（HBM）則有望實現跨越式升級，從現有的 12 層堆疊、2TB/s 帶寬，提升至 30 層堆疊、128TB/s 帶寬。
在 NAND 閃存領域，SK 海力士已研發(fā)出 321 層堆疊的 QLC 技術，而技術路線圖預測，未來該領域將實現 2000 層堆疊的 QLC NAND 閃存。此外，當前的人工智能處理器算力最高可達 10 TOPS（每秒萬億次運算），路線圖預計，15 年后的 AI 芯片將實現算力大幅躍升：用于模型訓練的芯片算力可達 1000 TOPS，用于推理任務的芯片算力也將達到 100 TOPS。
