今年4月29日，在2025英特爾代工大會（Intel Foundry Direct Connect）上，英特爾正式公布了其最新一代的Intel 18A制程的相關(guān)信息，而2025 VLSI超大規(guī)模集成電路研討會最新披露的資料，進(jìn)一步展示了關(guān)于Intel 18A 的更多技術(shù)細(xì)節(jié)。

Intel 18A采用了RibbonFET 環(huán)繞柵極晶體管(GAA) 技術(shù)，相比此前的 FinFET 技術(shù)實(shí)現(xiàn)重大飛躍，不僅改進(jìn)了柵極靜電，單位封裝的寬度更高，單位封裝的寄生電容也更小，靈活性也更高。

同時，Intel 18A還率先采用了業(yè)界首創(chuàng)的 PowerVia 背面供電技術(shù)，可將密度和單元利用率提高 5% 至 10%，并降低電阻供電下降，從而使 ISO（“絕緣體上硅”，Insulator on Silicon）功率性能提高 4%，與非背面供電設(shè)計相比，固有電阻 (IR) 下降大大降低。

通過RibbonFET 和 PowerVia 的這些改進(jìn)，與Intel 3 工藝節(jié)點(diǎn)相比，Intel 18A的每瓦性能提高了15%，芯片密度提高了30%。

具體來說，Intel 18A面向高性能計算進(jìn)行優(yōu)化，不僅可以支持低電壓（＜0.65V），還可支持高電壓（大于1.1V），電壓越高則主頻、性能和功耗則越高。與Intel 3 相比，在相同功耗水平下，Intel 18A性能可提高18%-25%；在相同頻率下，Intel 18A功耗可降低36%-38%。這主要得益于其RibbonFET 晶體管、背面供電、前端互聯(lián)改進(jìn)、流程/設(shè)計協(xié)同優(yōu)化的加持。

從芯片的面積縮放和利用率來看，以標(biāo)準(zhǔn)的Arm核心為例，Intel 18A相比Intel 3 帶來了最高39%的密度提升（平均約30%），同時利用率相比Intel 3也提升了約6.5個百分點(diǎn)。另外，得益于背面供電技術(shù)的加入，將會使得單元能源利用率提高 8-10%，并將最壞情況下的固有電阻 (IR) 下降降低了 10 倍。

Intel 18A 還提供了 160nm  高密度單元庫（Intel 3是 210nm）與 180nm的高性能單元庫（Intel 3是 240nm）， 相比Intel 3 密度增加了30%以上。Intel 18A 內(nèi)部的M0/M2 間距分別為32nm/32nm，雖然M0間距比Intel 3的30nm略高（主要由于集成了PowerVia背面供電技術(shù)，在縮放單元庫高度的同時，M0間距放寬），但是M2間距比Intel 3 的42nm縮小了超過30%。作為對比，臺積電N3E的最小金屬間距為23nm，N2應(yīng)該與之相近，但是臺積電N2并未加入背面供電技術(shù)，需要等到2026年的N2P才會采用。

Intel 18A作為完全集成背面供電技術(shù)的制程節(jié)點(diǎn)，雖然此舉使得其M0/M2最小間距為32nm (大于典型的25nm) ，但是這也使得其可以直接利用EUV一次打印圖案，而原有的典型方案則需要多道圖案化，因此Intel 18A可以進(jìn)一步降低工序成本。總結(jié)來說，通過DTCO（面向版圖優(yōu)化的設(shè)計工藝協(xié)同）優(yōu)化的Intel 18A的單元庫和金屬層可實(shí)現(xiàn)設(shè)計密度的提升和易用性，并降低背面供電技術(shù)實(shí)現(xiàn)的工藝復(fù)雜度和成本。

Intel 18A還改善了互連RC（電阻和電容組成的電路結(jié)構(gòu)）并降低通孔電阻，相比Intel 3制程，在M0/M3/M6層的標(biāo)準(zhǔn)互聯(lián)通孔電阻分別降低了24%、30%和49%，M40-M42則降低了12%，M80-M84也降低了13%。

在SRAM縮放方面，Intel 18A的HCC SRAM單元面積為 0.0230 μm2 、HDC SRAM單元面積為 0.0210 μm2，相比Intel 3 制程分別帶來了23.3%、12.5%微縮。作為對比，此前曝光的信息顯示，臺積電N2制程的HDC SRAM單元面積為 0.0175 μm2，這也使得臺積電N2的SRAM密度大概率要比Intel 18A更高。

在SRAM Vmin性能方面，Intel 18A提供了HCC bitcell單元（帶和不帶寫輔助）和HDC bitcell單元（帶NBL寫輔助），均符合行業(yè)標(biāo)準(zhǔn)SRAM Vmin規(guī)格。其中，帶寫輔助HCC bitcell單元相比不帶寫輔助的電壓可降低70mV。

lntel 18A金屬堆疊提供了前端互連堆棧選項(xiàng)：17ML主要針對成本進(jìn)行了優(yōu)化；21ML 針對性能和成本平衡；22ML或以上主要針對性能優(yōu)化。M0-M4都支持直接使用EUV打印。背面供電網(wǎng)絡(luò)總共有6層金屬層（包括頂部金屬），針對功率、機(jī)械強(qiáng)度和熱再分配進(jìn)行了優(yōu)化。

根據(jù)英特爾的說法，Intel 18A目前已經(jīng)進(jìn)入了風(fēng)險試產(chǎn)（in risk production），即將于今年年底實(shí)現(xiàn)大規(guī)模量產(chǎn)，將由其Panther Lake客戶端處理器和Clearwater Forest服務(wù)器處理器首發(fā)采用。

在外部客戶方面，雖然此前有報道稱，英特爾正在與NVIDIA、博通、法拉第科技、IBM和其他幾個合作伙伴合作，基于Intel 18A制程的芯片樣品已經(jīng)在與合作伙伴那里進(jìn)行測試驗(yàn)證。但是，英特爾財務(wù)總監(jiān)戴維·津斯納 (David Zinsner)在今年5月中旬的摩根大通全球技術(shù)、媒體和通信會議上表示，該公司計劃利用即將推出的制程技術(shù)（應(yīng)該是指Intel 18A）為外部客戶代工制造芯片，但目前“還不具規(guī)?！保╪ot significant）。