《電子技術(shù)應(yīng)用》
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一種基于分布式計(jì)算的芯片仿真加速設(shè)計(jì)
電子技術(shù)應(yīng)用
王鋒，張栗榕，王磊
新華三半導(dǎo)體技術(shù)有限公司 西安研究所，陜西 西安 710075
摘要： 隨著芯片設(shè)計(jì)規(guī)模和復(fù)雜度越來越大，傳統(tǒng)的芯片EDA（Electronic Design Automation）驗(yàn)證方法在子系統(tǒng)和SoC（System on Chip）全芯片級別越來越受限于仿真速度限制。如何高效收斂RTL（Register Transfer Level）設(shè)計(jì)，確保及時(shí)高質(zhì)量交付，成為芯片研發(fā)領(lǐng)域急需解決的重要問題。介紹了一種自研的利用分布式計(jì)算方法來加速大型芯片仿真效率的DVA（Distributed Verification Acceleration）系統(tǒng)架構(gòu)和實(shí)現(xiàn)。
中圖分類號：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.233800
中文引用格式： 王鋒，張栗榕，王磊. 一種基于分布式計(jì)算的芯片仿真加速設(shè)計(jì)[J]. 電子技術(shù)應(yīng)用，2024，50(1)：31-34.
英文引用格式： Wang Feng，Zhang Lirong，Wang Lei. Design of SoC/SIP simulation acceleration based on distributed computing[J]. Application of Electronic Technique，2024，50(1)：31-34.
Design of SoC/SIP simulation acceleration based on distributed computing
Wang Feng，Zhang Lirong，Wang Lei
Xi′an R&D Institute， New H3C Semiconductor， Xi′an 710075， China
Abstract： With the continuous growth of IC design scale and complexity, traditional EDA verification is more and more restricted especially for sub-system and SoC full chip level simulation efficiency. To efficiently and effectively find and debug RTL problems and ensure the IC delivery quality and time to market has become the critical path for IC development. This article introduces a platform (DVA) based on distributed computing method to accelerate large scale IC verification. The DVA platform based on UVM, adopts native Linux socket components as underlying layer for communication.
Key words : IC development；EDA；distributed computing；simulation acceleration

引言

芯片復(fù)雜度在多維度提升，一方面體現(xiàn)在晶體管數(shù)量劇增，另一方面，芯片中復(fù)雜子系統(tǒng)數(shù)量增加。芯片復(fù)雜度也在改變芯片設(shè)計(jì)生態(tài)，西門子EDA和Wilson Research公布了2022年一起合作的研究報(bào)告白皮書，定量分析了芯片復(fù)雜度提升所帶來的一系列設(shè)計(jì)和驗(yàn)證方法學(xué)變化及新需求，它們正在驅(qū)動(dòng)未來幾年芯片開發(fā)領(lǐng)域變革。子系統(tǒng)的驗(yàn)證隨著復(fù)雜度和數(shù)量提升會(huì)越來越具有挑戰(zhàn)性；同時(shí)，多個(gè)復(fù)雜子系統(tǒng)并行工作時(shí)的驗(yàn)證成為另一個(gè)驗(yàn)證難點(diǎn)；還有子系統(tǒng)的異質(zhì)性，例如高性能模擬/混合信號模塊的驗(yàn)證方法不一致，也給芯片系統(tǒng)驗(yàn)證帶來挑戰(zhàn)。驗(yàn)證逐漸占據(jù)了整個(gè)產(chǎn)品開發(fā)周期很大一部分，僅功能驗(yàn)證一項(xiàng)就需要設(shè)計(jì)團(tuán)隊(duì)約70%的精力和時(shí)間。芯片驗(yàn)證將成為重中之重[1]。該白皮書表示，芯片首次流片成功的比例在下降，約有32%的項(xiàng)目在第一次“spin”取得成功，這意味著68%的項(xiàng)目沒有能夠按照計(jì)劃交付。子系統(tǒng)和芯片系統(tǒng)層面驗(yàn)證由于DUT（Device Under Test）規(guī)模比較大，傳統(tǒng)的EDA驗(yàn)證方法一直受制于仿真速度等限制，導(dǎo)致驗(yàn)證周期長，無法快速發(fā)現(xiàn)、迭代和收斂設(shè)計(jì)問題。如何高效保證芯片設(shè)計(jì)質(zhì)量、一次流片成功，成為芯片研發(fā)領(lǐng)域急需解決的瓶頸。


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作者信息：

王鋒，張栗榕，王磊

（新華三半導(dǎo)體技術(shù)有限公司 西安研究所，陜西 西安 710075）


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