《電子技術(shù)應(yīng)用》
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基于FCM flow的小規(guī)模數(shù)字電路芯片測(cè)試
2023年電子技術(shù)應(yīng)用第8期
崔震，周立陽，劉萌，趙禹，王學(xué)德
霞瑞浦微電子科技（上海）有限責(zé)任公司
摘要： 隨著芯片工藝的不斷演進(jìn)，數(shù)字芯片的規(guī)模急劇增加，測(cè)試成本進(jìn)一步增加。目前先進(jìn)的DFT技術(shù)已應(yīng)用于大規(guī)模SoC芯片的測(cè)試，包括掃描路徑設(shè)計(jì)、JTAG、ATPG（自動(dòng)測(cè)試向量生成）等。但對(duì)于一些小規(guī)模集成電路，插入掃描鏈等測(cè)試電路會(huì)增加芯片面積并增加額外的功耗。對(duì)于這種芯片，功能case生成的pattern可用于檢測(cè)制造缺陷和故障。因此，需要一些方法來驗(yàn)證覆蓋率是否達(dá)到了目標(biāo)。Verisium manager工具依靠Xcelium的故障仿真引擎和Jasper功能安全驗(yàn)證應(yīng)用程序（FSV）可以解決這個(gè)問題。它為 ATE（自動(dòng)測(cè)試設(shè)備）pattern的覆蓋率分析提供了一個(gè)新的思路。
中圖分類號(hào)：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.239804
中文引用格式： 崔震，周立陽，劉萌，等. 基于FCM flow的小規(guī)模數(shù)字電路芯片測(cè)試[J]. 電子技術(shù)應(yīng)用，2023，49(8)：24-29.
英文引用格式： Cui Zhen，Zhou Liyang，Liu Meng，et al. Small-scale digital circuit chip testing based on FCM flow[J]. Application of Electronic Technique，2023，49(8)：24-29.
Small-scale digital circuit chip testing based on FCM flow
Cui Zhen，Zhou Liyang，Liu Meng，Zhao Yu，Wang Xuede
(3PEAK， Shanghai 201210，China)
Abstract： With the advance of the chip process, the scale of digital chips has increased sharply, and the cost of testing has further increased. Advanced DFT technology has been used on large scale SoC chips, including scan path design, JTAG, ATPG (Automatic Test Pattern Generation) and more. However, for some small scale integrated circuits (analog front end chips for example), inserting test circuits, such as scan chains, will increase chip area and add additional power consumption. For this kind of chip, the test pattern generated from functional simulation cases can be used to detect the manufacturing defects and failures. Therefore, there should be some methodology to verify if the coverage has met the goal, especially for automotive chips.Cadence Verisium Manage Safety Client, relying on core engines of Xcelium Fault Simulator and the Jasper Functional Safety Verification App (FSV) can solve this problem. It provides a credible coverage for ATE (Automated Test Equipment) pattern.
Key words : DFT；coverage；Verisium manager；Xcelium fault simulator；Jasper

0　引言

目前，先進(jìn)的DFT技術(shù)已經(jīng)廣泛應(yīng)用于大規(guī)模數(shù)字集成電路測(cè)試，但是對(duì)于一些小規(guī)模集成電路芯片（例如模擬前端芯片）的測(cè)試，插入掃描鏈等測(cè)試電路會(huì)增加芯片面積并增加額外的功耗。從芯片成本和性能的角度考慮，針對(duì)小規(guī)模數(shù)字電路的測(cè)試，功能仿真case可作為test pattern即可比較容易地達(dá)到一個(gè)高的覆蓋率標(biāo)準(zhǔn)以用于檢測(cè)制造缺陷和故障。

另一方面，芯片設(shè)計(jì)中有一部分電路對(duì)功耗極其敏感，應(yīng)用場(chǎng)景要求其功耗需要達(dá)到極低的水平。測(cè)試相關(guān)邏輯的增加無疑會(huì)帶來額外的功耗損失和性能降低，使得設(shè)計(jì)達(dá)不到功耗要求目標(biāo)。對(duì)于這樣的設(shè)計(jì)，通常不會(huì)為這部分電路增加DFT，使用功能仿真case作為test pattern來用于檢測(cè)制造缺陷和故障，以此作為整個(gè)芯片的測(cè)試覆蓋率數(shù)據(jù)補(bǔ)充。

基于以上兩個(gè)應(yīng)用場(chǎng)景，需要一個(gè)方式去佐證功能仿真case可以作為test pattern覆蓋到足夠多的制造缺陷和故障。

Cadence的Xcelium是一個(gè)強(qiáng)大的仿真工具，其中的錯(cuò)誤仿真引擎（fault simulator）能夠分析出電路的可能出錯(cuò)的節(jié)點(diǎn)，并完成注錯(cuò)和仿真；vManager擁有多個(gè)case仿真的統(tǒng)籌調(diào)度機(jī)制，且擁有一定的debug手段；Jasper擁有測(cè)試case的注錯(cuò)優(yōu)化機(jī)制。三者有機(jī)結(jié)合，融入驗(yàn)證環(huán)境中即可通過功能case的仿真，報(bào)告出電路的錯(cuò)誤覆蓋率（fault coverage），用于佐證test pattern的完整性。

本文將針對(duì)以上兩個(gè)特殊需求，示例兩個(gè)真實(shí)的數(shù)字電路設(shè)計(jì)，并基于Cadence 的FCM（Fault Campaign Manager）flow介紹是如何使用Xcelium、vManager、Jasper等工具來解決以上問題的。



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作者信息：

崔震，周立陽，劉萌，趙禹，王學(xué)德

（思瑞浦微電子科技（上海）有限責(zé)任公司，上海 201210）

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