《電子技術(shù)應(yīng)用》
您所在的位置：首頁 > 可编程逻辑 > 设计应用 > 自适应跨平台PSS中间件架构及开发
自适应跨平台PSS中间件架构及开发
2023年电子技术应用第1期
王锋，王磊，张栗榕
新华三半导体技术有限公司 西安研究所，陕西 西安 710075
摘要： 芯片工艺、规模不断在提升，所包含的功能越来越复杂。多核、多线程中央处理器（Central Processing Unit，CPU），多维度片上网络（Network on Chip，NoC），高速、高密度接口，各类外设等IP（Intellectual Property）集成在芯片上系统（System on Chip，SoC），使芯片开发阶段的仿真验证场景极其复杂，对芯片特别是SoC开发和验证完备性带来巨大挑战。当前在芯片开发领域，便携式测试和激励标准（Portable Test and Stimulus， PSS）是在UVM（Universal Verification Methodology）验证方法学基础上进一步解决随机化和跨平台的复杂组合场景定义和代码生成难题。
關(guān)鍵詞： 芯片 PSS 中间件 验证 VIP
中圖分類號(hào)：TN402
文獻(xiàn)標(biāo)志碼：A
DOI: 10.16157/j.issn.0258-7998.222962
中文引用格式： 王鋒，王磊，張栗榕. 自適應(yīng)跨平臺(tái)PSS中間件架構(gòu)及開發(fā)[J]. 電子技術(shù)應(yīng)用，2023，49(1)：20-25.
英文引用格式： Wang Feng，Wang Lei，Zhang Lirong. Self-adapting midware architecture & development for cross-platform PSS[J]. Application of Electronic Technique，2023，49(1)：20-25.
Self-adapting midware architecture & development for cross-platform PSS
Wang Feng，Wang Lei，Zhang Lirong
Xi′an R&D Institute， New H3C Semiconductor， Xi′an 710075， China)
Abstract： With continuous evolution of semiconductor process technologies and IC (Integrated Chip) scales, more and more complex functions are integrated. Multi-core multi-thread CPU (Central Processing Unit), multi-dimension NoC (Network on Chip), high speed interfaces, kinds of peripherals and so on IP (Intellectual Property) are integrated into SoC (System on Chip). As a result, verification scenarios during IC development become extremely complicated, which leads to great challenges to the SoC development and corresponding verification completeness. Currently PSS (Portable Test Stimulus Standard) has been introduced along with the UVM (Universal Verification Methodology) for generating extensive randomized stimulus with more complicated scenarios.
Key words : IC；PSS；midware；verification；VIP

0　引言

    隨著半導(dǎo)體行業(yè)的高速發(fā)展，集成電路的規(guī)模和設(shè)計(jì)的復(fù)雜性在不斷地增大，使得芯片設(shè)計(jì)的正確性很難保證，與此同時(shí)，芯片驗(yàn)證也越來越困難，成為了現(xiàn)代芯片開發(fā)周期的瓶頸[1]。隨著芯片驗(yàn)證方法學(xué)的發(fā)展，傳統(tǒng)的電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation, EDA）驗(yàn)證發(fā)展到與硬件加速（Emulator，EMU）平臺(tái)和FPGA（Field Programmable Gate Array）原型驗(yàn)證平臺(tái)混合的驗(yàn)證手段。而如何在模塊級(jí)、子系統(tǒng)級(jí)、系統(tǒng)級(jí)等不同層級(jí)和EDA、EMU、FPGA不同類型測(cè)試臺(tái)（Testbench，TB）上進(jìn)行測(cè)試激勵(lì)的復(fù)用，確保不同平臺(tái)驗(yàn)證的一致性，成為了新的挑戰(zhàn)[2]。

    為了實(shí)現(xiàn)測(cè)試激勵(lì)的有效復(fù)用，繼UVM（Universal Verification Methodology）之后，Accellera標(biāo)準(zhǔn)組織推出了便攜式測(cè)試和激勵(lì)標(biāo)準(zhǔn)（Portable Stimulus Standard，PSS），其目標(biāo)是提供一個(gè)獨(dú)立的測(cè)試激勵(lì)來源，并在更高的抽象級(jí)別上定義激勵(lì)和場(chǎng)景，從而實(shí)現(xiàn)跨層級(jí)和平臺(tái)的場(chǎng)景描述和測(cè)試激勵(lì)復(fù)用。其主要的特點(diǎn)如下：

    (1) 通過PSS建模在更高抽象級(jí)別上指定激勵(lì)和測(cè)試，可定義面向CPU（Central Processing Unit）和各類接口協(xié)議的復(fù)雜組合場(chǎng)景。

    (2) 可以方便地生成隨機(jī)組合場(chǎng)景的C/C++或者SV (SystemVerilog）代碼，通過編譯并加載C/C++如案卷程序?qū)崿F(xiàn)CPU的驗(yàn)證場(chǎng)景，通過調(diào)用驗(yàn)證IP（Verification Intellectual Property, VIP）或硬件加速VIP（Accelerated VIP，AVIP）實(shí)現(xiàn)對(duì)特定協(xié)議接口的激勵(lì)。

    (3) PSS場(chǎng)景模型不僅可應(yīng)用于模塊級(jí)、子系統(tǒng)級(jí)和系統(tǒng)級(jí)EDA測(cè)試臺(tái)，還可以用在EMU、FPGA平臺(tái)，為不同級(jí)別的平臺(tái)產(chǎn)生相同的激勵(lì)，實(shí)現(xiàn)了測(cè)試激勵(lì)復(fù)用，確保了驗(yàn)證的一致性。




本文詳細(xì)內(nèi)容請(qǐng)下載：http://ihrv.cn/resource/share/2000005070。




作者信息：

王鋒，王磊，張栗榕

（新華三半導(dǎo)體技術(shù)有限公司 西安研究所，陜西 西安 710075）




wd.jpg

此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。