《電子技術(shù)應(yīng)用》
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基于FPGA的SiP原型驗(yàn)證平臺(tái)設(shè)計(jì)
2022年電子技術(shù)應(yīng)用第1期
楊楚瑋，張梅娟，侯慶慶
中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫214035
摘要： 隨著嵌入式系統(tǒng)小型化和模擬數(shù)字/數(shù)字模擬轉(zhuǎn)換器(ADC/DAC)性能需求的日益增長(zhǎng)，如何在減小系統(tǒng)體積和功耗的前提下，提高ADC/DAC信號(hào)傳輸?shù)目煽啃?，增加功能可配置性和信?hào)處理可重構(gòu)性，成為一大難題。為此，設(shè)計(jì)了一款基于FPGA的系統(tǒng)級(jí)封裝(SiP)原型驗(yàn)證平臺(tái)，該SiP基于ADC+SoC+DAC架構(gòu)，片上系統(tǒng)(SoC)內(nèi)部以PowerPC470為處理器，集成了多種通用外設(shè)接口和可重構(gòu)算法單元。
中圖分類(lèi)號(hào)： TN401
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.211700
中文引用格式： 楊楚瑋，張梅娟，侯慶慶. 基于FPGA的SiP原型驗(yàn)證平臺(tái)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2022，48(1)：84-88，93.
英文引用格式： Yang Chuwei，Zhang Meijuan，Hou Qingqing. The designation of SiP prototype verification platform based on FPGA[J]. Application of Electronic Technique，2022，48(1)：84-88，93.
The designation of SiP prototype verification platform based on FPGA
Yang Chuwei，Zhang Meijuan，Hou Qingqing
The 58th Research Institute，CETC，Wuxi 214035，China
Abstract： With the growing demand of embedded system miniaturization and the performance of analog-to-digital/digital-to-analog converter(ADC/DAC), it is a big problem how to improve the reliability of ADC/DAC signal transmission, increase the function configurability and signal processing reconfigurability on the premise of reducing system volume and power consumption. Thus, this paper designs a system in package(SiP) prototype verification platform based on FPGA, used to verify the feasibility and reliability of this SiP architecture.
Key words : prototype verification；reconfigurable algorithm；bare machines IP；FPGA

0 引言

    隨著電子整機(jī)系統(tǒng)小型化、高性能、多功能、高可靠和低成本要求越來(lái)越高[1-2]，在保證系統(tǒng)可靠性的前提下，最大程度提高系統(tǒng)的集成度勢(shì)在必行。系統(tǒng)級(jí)封裝技術(shù)可將不同工藝類(lèi)型、不同功能的電子元器件集成到一個(gè)電子系統(tǒng)中[3]，能夠滿(mǎn)足電子整機(jī)系統(tǒng)發(fā)展的需求，在軍用電子系統(tǒng)中得到了廣泛的應(yīng)用。

    目前整機(jī)系統(tǒng)是在PCB板級(jí)上使用多個(gè)芯片進(jìn)行組合，SiP是對(duì)裸片直接進(jìn)行封裝，將多個(gè)裸芯集成在一個(gè)腔體內(nèi)[4]。該技術(shù)減少了系統(tǒng)面積，與PCB板級(jí)相比縮短了芯片間的連線(xiàn)，降低了走線(xiàn)的延遲和寄生效應(yīng)，使得信號(hào)傳輸更加可靠[5]。同時(shí)，多個(gè)裸芯的集成減少了器件的重量和器件的引腳數(shù)，降低了硬件設(shè)計(jì)的風(fēng)險(xiǎn)。SiP不僅可以集成不同工藝類(lèi)型的芯片，實(shí)現(xiàn)混合信號(hào)的集成；而且減少了封裝的工序，相應(yīng)地降低了生產(chǎn)制造成本，縮短了產(chǎn)品的研發(fā)周期。




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作者信息：

楊楚瑋，張梅娟，侯慶慶

(中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫214035)





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