《電子技術(shù)應用》
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一種基于HDMI2.0的編解碼器設計
2018年電子技術(shù)應用第6期
魏 國
龍迅半導體（合肥）股份有限公司，安徽 合肥230001
摘要： 分析了HDMI2.0版標準的編解碼算法，使用硬件描述語言設計了編解碼器電路，選用FPGA開發(fā)平臺進行了原型驗證。該電路占用邏輯資源少，并兼容HDMI1.4和HDMI2.0版標準。驗證結(jié)果表明，該設計正確實現(xiàn)了編解碼器的功能，滿足HDMI接口標準的要求，可應用于系統(tǒng)設計中。
中圖分類號： TN919
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.174654
中文引用格式： 魏國. 一種基于HDMI2.0的編解碼器設計[J].電子技術(shù)應用，2018，44(6)：19-22.
英文引用格式： Wei Guo. A design of codec based on HDMI2.0[J]. Application of Electronic Technique，2018，44(6)：19-22.
A design of codec based on HDMI2.0
Wei Guo
Lontium Semiconductor Corporation，Hefei 230001，China
Abstract： Based on the analysis of High-Definition Multimedia Interface(HDMI)2.0 specification, the circuit of codec was designed with the hardware description language, and the prototype verification was implemented on the FPGA platform. The circuit of codec not only occupied less logical resource, but also compatible with HDMI1.4 and HDMI2.0 specification. The verification results show that the design can realized the functions of codec and meet the requirements of HDMI2.0 interface. It could be applied to system design.
Key words : HDMI；codec；FPGA；prototyping

0 引言

    HDMI是一種專用型數(shù)字化接口，可同時傳送音頻和視頻信號。HDMI組織在2002年12月9日正式發(fā)布了HDMI1.0版標準，標志著HDMI技術(shù)正式進入歷史舞臺，并于2009年6月5日發(fā)布了HDMI1.4版標準[1]。2013年9月4日，HDMI2.0版標準發(fā)布，大大增強了對4 K超高清傳輸?shù)闹С?sup>[2]。

    隨著HDMI的應用范圍不斷拓展，國內(nèi)外學者與技術(shù)人員對其設計及應用研究等工作仍在不斷深入[3]。在液晶顯示器、液晶電視、高清相機及錄像機等消費電子領(lǐng)域，HDMI接口已經(jīng)成為主要的應用標準之一[4]。該接口可直接同時實現(xiàn)全數(shù)字高清影音信號及控制命令數(shù)據(jù)的高性能數(shù)字接口[5]。

    根據(jù)HDMI2.0版標準的編解碼算法，提出了一種編解碼器設計。在Quartus II軟件平臺上，使用綜合和布局布線工具，將設計電路生成可燒錄文件，并將其下載到FPGA開發(fā)板進行原型驗證，最后給出驗證結(jié)果和分析。

1 HDMI接口概述

    HDMI接口的高速傳輸通道是由一個時鐘通道和3個數(shù)據(jù)通道組成，如圖1所示。其中，時鐘通道用于傳輸HDMI像素時鐘，數(shù)據(jù)通道用于傳輸視頻數(shù)據(jù)、控制數(shù)據(jù)、音頻數(shù)據(jù)和輔助信息[6-7]。

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    HDMI發(fā)送器會先將輸入的數(shù)據(jù)流進行編碼，然后再傳輸給HDMI接收器。HDMI接收器會先將接收到的數(shù)據(jù)進行解碼，再將解碼后的數(shù)據(jù)流輸出[8]。

    在HDMI標準中，根據(jù)不同傳輸周期，數(shù)據(jù)的編碼方式也不同，分別為視頻數(shù)據(jù)編碼、控制周期編碼和可糾錯編碼[9]。HDMI2.0版標準的編碼方式如表1所示。

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    HDMI1.4和HDMI2.0編碼方式的不同之處在于：(1)視頻數(shù)據(jù)周期保護帶，HDMI2.0采用的是視頻數(shù)據(jù)編碼，而HDMI1.4采用的是固定值；(2)數(shù)據(jù)島周期保護帶，HDMI2.0通道0采用的是可糾錯編碼，通道1和2采用的是視頻數(shù)據(jù)編碼，而HDMI1.4采用的是固定值；(3)控制周期，HDMI2.0中非加擾控制周期采用控制周期編碼，加擾控制周期采用查找表，而HDMI1.4只采用控制周期編碼。

2 編解碼器設計

2.1 編碼器設計

    編碼器設計架構(gòu)如圖2所示，根據(jù)輸入信號確定HDMI發(fā)送器狀態(tài)機，然后根據(jù)不同狀態(tài)機選擇相應的編碼方式。

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    當HDMI20使能為低電平時，編碼器工作在HDMI1.4模式，將傳輸周期劃分為視頻數(shù)據(jù)周期、數(shù)據(jù)島周期和控制周期。在視頻數(shù)據(jù)使能為高電平期間，狀態(tài)機為視頻數(shù)據(jù)周期，在音頻和輔助信息使能為高電平期間，狀態(tài)機為數(shù)據(jù)島周期，并且在視頻數(shù)據(jù)周期前面2個時鐘周期為保護帶，在數(shù)據(jù)島周期前面和后面2個時鐘周期為保護帶，其他傳輸周期則為控制周期。

    當HDMI20使能為高電平時，編碼器工作在HDMI2.0模式，將傳輸周期劃分為視頻數(shù)據(jù)周期、數(shù)據(jù)島周期、加擾控制周期和非加擾控制周期。非加擾控制周期占用8個時鐘周期，其他的傳輸周期與HDMI1.4模式一致。根據(jù)表1和表2中的編碼方式，分別對不同傳輸周期的數(shù)據(jù)進行編碼，然后輸出3個數(shù)據(jù)通道的編碼數(shù)據(jù)。

    編碼器數(shù)據(jù)流程如圖3所示。當HDMI20使能為低電平時，輸入數(shù)據(jù)流選擇HDMI1.4模式編碼，當HDMI20使能為高電平時，輸入數(shù)據(jù)流選擇HDMI2.0模式編碼。

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2.2 解碼器設計

    解碼器設計架構(gòu)如圖4所示，根據(jù)輸入信號確定HDMI接收器狀態(tài)機，然后根據(jù)不同狀態(tài)機選擇相應的編碼方式。

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    首先，根據(jù)輸入數(shù)據(jù)中0和1跳變次數(shù)大于等于7來區(qū)分出控制周期編碼的位置，再根據(jù)控制周期編碼連續(xù)占用的時鐘周期個數(shù)來判斷HDMI20使能，HDMI1.4的控制周期編碼占用12個時鐘周期以上，HDMI2.0的非加擾控制周期編碼占用8個時鐘周期。

    當HDMI20使能為低電平時，解碼器工作在HDMI1.4模式，如果控制周期的序文為0001，則下一傳輸周期為視頻數(shù)據(jù)周期，如果控制周期的序文為0101，則下一傳輸周期為數(shù)據(jù)島周期。

    當HDMI20使能為高電平時，解碼器工作在HDMI2.0模式，先通過查找表將加擾控制周期的數(shù)據(jù)解碼，再通過控制周期的序文來判斷下一傳輸周期，方法同HDMI1.4模式。

    解碼器數(shù)據(jù)流程如圖5所示，當HDMI20使能為低電平時，輸入數(shù)據(jù)流選擇HDMI1.4解碼模式，當HDMI20使能為高電平時，輸入數(shù)據(jù)流選擇HDMI2.0解碼模式。

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3 FPGA原型驗證

3.1 驗證平臺設計

    本文的FPGA驗證平臺如圖6所示，首先，由測試激勵產(chǎn)生模塊提供輸入數(shù)據(jù)流，連接到編碼器模塊的輸入接口。其次，編碼器模塊生成的編碼數(shù)據(jù)連接到解碼器模塊的輸入接口。最后，將解碼器的輸出數(shù)據(jù)流與測試激勵產(chǎn)生模塊提供的輸入數(shù)據(jù)流進行比較，驗證數(shù)據(jù)是否一致[10]。

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3.2 驗證結(jié)果

    根據(jù)上述FPGA驗證平臺，采用硬件描述語言Verilog HDL，在Quartus II 15.0軟件平臺上，對設計代碼進行綜合和布局布線，生成可燒錄的配置文件，并下載到Stratix IV EP45GX530KH40C2 Altera FPGA開發(fā)板上。利用邏輯分析軟件Signal Tap抓取相關(guān)測試信號，輸入輸出信號的定義與圖6一致。

    如圖7所示，當輸入信號h2_enable為低電平時，編解碼器工作在HDMI1.4模式下。輸出信號與輸入信號中間有5個時鐘周期的延遲，是因為編碼器和解碼器各占用2個時鐘周期，數(shù)據(jù)從編碼器傳輸?shù)浇獯a器占用了1個時鐘周期。由圖7可見，輸出信號與輸入信號一致，在HDMI1.4模式下編解碼器設計正確。

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    如圖8所示，當輸入信號h2_enable為高電平時，編解碼器工作在HDMI2.0模式下。輸出信號與輸入信號中間有5個時鐘周期的延遲，是因為編碼器和解碼器各占用2個時鐘周期，數(shù)據(jù)從編碼器傳輸?shù)浇獯a器占用了1個時鐘周期。由圖8可見，輸出信號與輸入信號一致，在HDMI2.0模式下編解碼器設計正確。

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    設計中選用Altera 公司Stratix IV系列器件EP45G-X530KH40C2，編解碼器電路的資源使用情況如表2所示。

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4 結(jié)論

    本文根據(jù)HDMI2.0版標準中編解碼算法的定義，設計了一種編解碼器，并向下兼容HDMI1.4版標準，最終在FPGA平臺上實現(xiàn)了原型驗證。

    驗證結(jié)果表明，本設計正確實現(xiàn)了編解碼器的功能，滿足HDMI標準的要求，占用邏輯資源少，可應用于系統(tǒng)設計中。

參考文獻

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[10] 高劍.一種HDMI測試系統(tǒng)的設計與實現(xiàn)[J].電子測量技術(shù)，2017，40(5)：99-103.



作者信息:

魏  國

（龍迅半導體（合肥）股份有限公司，安徽 合肥230001）

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