比利時(shí)imec在2021年11月舉辦了針對日本的技術(shù)介紹會議一一ITF（imec Technology Forum） Japan 2021，在會議上imec披露了當(dāng)下的研發(fā)成果和未來的計(jì)劃。之前都是在東京的某家酒店舉行會議，今年受到疫情影響，在線舉行。

　　圖1：ITF Japan 2021的演講。出自筆者截圖。

　?。▓D片出自：mynavi）

　　新結(jié)構(gòu)、新材料、3D化為“摩爾定律”續(xù)命

　　在上世紀(jì)末，就已經(jīng)出現(xiàn)“摩爾定律”已經(jīng)終結(jié)的悲觀論調(diào)。但是，imec為了不讓摩爾定律（是半導(dǎo)體產(chǎn)業(yè)增長的原動力）終結(jié)，一直在致力于提高工藝微縮化的集成度。而且，imec認(rèn)為，在2020年之前的五十多年時(shí)間里，摩爾定律一直都在發(fā)揮作用。未來，通過導(dǎo)入微縮化、新型元件結(jié)構(gòu)、新材料，以及堆疊芯片內(nèi)晶體管和3D封裝（堆疊芯片），摩爾定律還會繼續(xù)發(fā)揮作用。

　　圖2：在過去五十年里，半導(dǎo)體芯片上晶體管數(shù)量的變遷。摩爾定律一直存在。（圖片出自：mynavi）

　　對1納米以下工藝的超微縮化技術(shù)的研究

　　首先，作為2D的微縮化方向的努力，imec此次展示了未來十年的邏輯半導(dǎo)體工藝、電子元件的長期技術(shù)藍(lán)圖。

　　一直以來，微縮化的標(biāo)準(zhǔn)都是以納米為單位表示的，在2025年以后，即進(jìn)入以“埃（?，angstrom，1埃 = 0.1納米 = 1^（-10）米）”來表示的時(shí)代。屆時(shí)邏輯半導(dǎo)體工藝、元件實(shí)用化的藍(lán)圖如下：2025年為“A14（14?=1.4納米）”、2027年為“A10（10?=1nm）”、2029年為“A7（7?＝0.7納米）”。

　　這與英特爾在2021年7月披露的邏輯半導(dǎo)體工藝技術(shù)藍(lán)圖如出一轍，即2024年為“Intel2（2納米）”、2025年為“Intel 18A（18 ?）”（注：此處為英特爾公司內(nèi)部叫法，可以看出英特爾試圖追趕在微縮化方面領(lǐng)先的TSMC）。Imec展示的邏輯半導(dǎo)體元件的技術(shù)藍(lán)圖上記載了“Industry Timeline”，還展示了先進(jìn)半導(dǎo)體企業(yè)開始生產(chǎn)的年份。

　　另外，imec的長期方向在于研發(fā)先進(jìn)工藝，而不是先進(jìn)半導(dǎo)體企業(yè)從事的生產(chǎn)工藝。即，為了實(shí)現(xiàn)1納米以下的微縮化元件，imec已經(jīng)在研發(fā)工藝、材料。將研發(fā)業(yè)務(wù)委托給imec的全球先進(jìn)半導(dǎo)體企業(yè)與諸多設(shè)備材料廠家一起，外派了諸多技術(shù)人員、研發(fā)人員到比利時(shí)的imec園區(qū)，從事合作研發(fā)。

　　之前，人們使用最小加工尺寸、最小線寬、MOS晶體管的柵極（Gate）長等來表示邏輯工藝的微縮化，如今，各家公司不再將微縮化的程度拘泥于指標(biāo)性數(shù)字，實(shí)際上集成電路上并沒有表示其長度的地方。因此，TSMC一直以來的“Nx（比方說，不說4納米，而是說N4）”、Intel最近提出的“Intel x（比方說，不說4納米，而是說Intel 4）”，這些名稱上都沒有提到長度單位。

　　從數(shù)字來看，每個(gè)代際（技術(shù)節(jié)點(diǎn)）都是上一代際的0.7倍左右（如，3納米、5納米、7納米、10納米……），這是英特爾自1970年制造出全球首個(gè)1K DRAM以來的傳統(tǒng)，長度為上一代際的0.7倍，面積就會成為上一代際的二分之一。如今，代際已經(jīng)不再用長度來表示，因此面積也不一定就是上一代際的二分之一。

　　比方說，從下圖3中可以看出，PP為多晶硅（Polysilicon）排線線距（Pitch）的實(shí)際長度，MP為第一段金屬排線層的線距的實(shí)際長度。這樣，各家公司對于邏輯元件微縮化的指標(biāo)就大相徑庭，且他們的指標(biāo)遠(yuǎn)遠(yuǎn)小于線距。

　　圖3：imec的邏輯工藝·元件的微縮化技術(shù)藍(lán)圖。時(shí)間軸與先進(jìn)半導(dǎo)體企業(yè)的生產(chǎn)元年一致，imec已經(jīng)開始研發(fā)1納米（10?）以下的工藝。imec的目標(biāo)是在三年內(nèi)，將High NA EUV設(shè)備從試做到導(dǎo)入量產(chǎn)。（圖片出自：mynavi）

　　晶體管結(jié)構(gòu)每個(gè)代際都在變化

　　就邏輯元件而言，隨著微縮化發(fā)展，其晶體管的結(jié)構(gòu)從長年以來的平板型（Planner）結(jié)構(gòu)到FinFET結(jié)構(gòu)，在2納米以后，TSMC、英特爾正試圖采用GAA（Gate-All-Around，全環(huán)繞柵極）納米片（Namo-sheet）壓層結(jié)構(gòu)。英特爾稱之為“RibbonFET”。此外，三星率先宣布已經(jīng)從3納米過度到GAA納米層（三星稱之為“MBCFET（Multi Bridge Channel FET）”）。

　　就14?節(jié)點(diǎn)而言，imec提案了原用于CMOS的Forksheet結(jié)構(gòu)（將p型和n型納米片晶體管成對排列，由于類似于用餐的叉子，所以命名為Forksheet），并一直在研發(fā)。就10?節(jié)點(diǎn)而言，imec試圖采用CEFT結(jié)構(gòu)（Complementary FET，在硅表面垂直堆疊P-channel FET和N-channel FET），制作CMOS。在1納米（10?）以及以下節(jié)點(diǎn)，計(jì)劃采用原子形狀的溝道（Atomic Channel），其溝道采用厚度為1~多個(gè)原子層的2D材料。此外，imce所指的2D材料為半導(dǎo)體單層過渡金屬二硫?qū)倩铮―ichalcogenide），化學(xué)式為MX2。此處的M為Mo（鉬）、W（鎢）等過渡金屬元素。X為硫、Se硒、Te（碲）等硫硒碲化合物（16類元素），imec通過采用2D材料和High NA EUV，開拓了1納米以下的工藝。

　　圖4：對晶體管結(jié)構(gòu)變化的預(yù)測，imec正在研發(fā)以上所有的晶體管結(jié)構(gòu)。（圖片出自：mynavi）

　　目標(biāo)是在High NA EUV試做機(jī)出貨三年后實(shí)現(xiàn)量產(chǎn)

　　下面我們來看看EUV 光刻的未來技術(shù)藍(lán)圖。就2納米工藝而言，其使用的是繼7納米、5納米、3納米之后的第四代EUV光刻技術(shù)，且14?就在其延長線上。

　　但是，據(jù)預(yù)測，在14?以后，將不再使用NA=0.33的EUV，而是采用NA=0.55的High NA EUV光刻。Imec和ASML已經(jīng)合作在荷蘭設(shè)立“imec-ASML Joint High NA EUV Research Laboratory”，由ASML在2023年導(dǎo)入High NA試做一號機(jī)。就EUV專用涂覆顯影設(shè)備（coater developer，即clean truck）而言，已經(jīng)決定由獨(dú)霸市場的東京電子來提供。

　　ASML在2010年出貨了用于首代量產(chǎn)技術(shù)研發(fā)的EUV曝光設(shè)備一一“XE:3100”，十年后，量產(chǎn)設(shè)備“NXE:3400”被用于邏輯半導(dǎo)體的量產(chǎn)產(chǎn)線。就High NA EUV曝光設(shè)備而言，目標(biāo)是在2023年出貨試做設(shè)備（EXE:5000），在三年后的2026年導(dǎo)入量產(chǎn)產(chǎn)線，技術(shù)人員正在imec-ASML的合作研究所里集中推進(jìn)研發(fā)。

　　圖5：ASML 的EUV曝光設(shè)備技術(shù)藍(lán)圖。

　?。▓D片出自：mynavi）

　　通過微縮化和3D封裝，進(jìn)一步實(shí)現(xiàn)集成化

　　通過將原本平鋪的晶體管垂直堆疊，就可以使集成電路的晶體管數(shù)量增多，這是一個(gè)方向；此外，通過采用3D封裝技術(shù)（堆疊半導(dǎo)體芯片或者晶圓），來進(jìn)一步增加晶體管數(shù)量的研發(fā)也在如火如荼地進(jìn)行。TSMC在日本成立3DIC研究中心的目的似乎也在于此。

　　就imec而言，其研發(fā)水平遠(yuǎn)遠(yuǎn)領(lǐng)先于業(yè)界5一一8年的時(shí)間，其目標(biāo)是先于業(yè)界實(shí)現(xiàn)某些技術(shù)，而且這些研究大部分是與合作伙伴共同合作的。

　　圖6：半導(dǎo)體企業(yè)的3D Interconnect密度、imec的推移表、未來的預(yù)測。（圖片出自：mynavi）

　　開始涉足降低生產(chǎn)半導(dǎo)體時(shí)的環(huán)境負(fù)荷項(xiàng)目

　　此外，imec在ITF Japan 2021上 做了新的研究主題一一《可持續(xù)發(fā)展的半導(dǎo)體技術(shù)、系統(tǒng)（Sustainable Semiconductor Technology and Science: SSTS項(xiàng)目）》。

　　在這個(gè)項(xiàng)目中，預(yù)測了生產(chǎn)半導(dǎo)體芯片時(shí)對環(huán)境造成的影響（電能消耗、化學(xué)藥品、材料、超純水、氣體等其他消耗），通過詳細(xì)分析碳足跡（Carbon Footprint，指的是一個(gè)人或者團(tuán)體的“碳耗用量”），力求實(shí)現(xiàn)降低生產(chǎn)IC時(shí)的環(huán)境負(fù)荷。很期待半導(dǎo)體廠家（如生產(chǎn)設(shè)備廠家、材料廠家、晶圓代工廠）等企業(yè)共同加入研發(fā)，最近Apple（既是半導(dǎo)體Fabless、也是半導(dǎo)體客戶）也加入了研發(fā)，作為一項(xiàng)可以響應(yīng)全球“碳中和（Carbon Neutral）”目標(biāo)的活動，而被業(yè)界所熟知。

　　即，imec希望通過以上措施，以支持全球半導(dǎo)體供應(yīng)鏈削減 “碳足跡”。