現(xiàn)在我們都說(shuō)摩爾定律逐漸走到極限，作為一個(gè)經(jīng)濟(jì)學(xué)定律，摩爾定律逐漸不具備成本經(jīng)濟(jì)的效益。首先高階工藝節(jié)點(diǎn)已達(dá)到物理晶體管尺寸極限，再者隨著服務(wù)器CPU和GPU裸片尺寸隨時(shí)間推移不斷增加，裸片Die尺寸不斷增長(zhǎng)已接近極限。所以，業(yè)界開(kāi)始考慮從不同維度出發(fā)，來(lái)延續(xù)摩爾定律。

　　IC設(shè)計(jì)發(fā)展轉(zhuǎn)向3D維度

　　一個(gè)芯片的組成主要分為四個(gè)層次：最底層的器件，標(biāo)準(zhǔn)單元庫(kù)，片上內(nèi)存SRAM，在SRAM上會(huì)做一個(gè)芯片的Block，再往上就是系統(tǒng)。為了讓摩爾定律繼續(xù)往下走，一方面的技術(shù)努力是More Moore，在這方面的探索主要有鋁介質(zhì)，然后是銅，再就是High-K，F(xiàn)inFET，3納米之后還有GAA，靠著這些技術(shù)摩爾定律在先進(jìn)工藝上不斷向前發(fā)展。

　　但是光靠這一個(gè)維度是不足以支撐摩爾定律繼續(xù)往下走的，因?yàn)槠涑杀究床坏斤@著的降低。所以業(yè)界還在探索另外一個(gè)維度，就是More than Moore，從系統(tǒng)角度出發(fā)，在封裝上下功夫，走堆疊的路線，如現(xiàn)在的2.5D封裝和3D封裝等。

　　下圖是一張?jiān)陲@微鏡下得到的封裝圖，在封裝里面會(huì)有很大的焊球，這個(gè)焊球的大小影響了芯片的帶寬和速度?？梢钥闯?，如果一旦從2D走向3D的維度，其明顯的好處是焊球的連線變短了，連線變短之后，功耗也會(huì)更低，線上的Delay減少了以后，芯片就會(huì)跑的比以前更快，得到更好的性能。還有更加顯而易見(jiàn)的好處是，因?yàn)樾酒欢询B起來(lái)，其封裝的尺寸會(huì)小很多。最后就是更好的良率，要知道，在流片的過(guò)程中，良率和面積是呈指數(shù)級(jí)關(guān)系的，面積越大，良率越低。

　　但是3D-IC設(shè)計(jì)當(dāng)前還面臨著諸多挑戰(zhàn)，首先是聚合和管理上的挑戰(zhàn)，包括裸片的放置與Bump規(guī)劃，而且SoC和封裝團(tuán)隊(duì)各自為戰(zhàn)，缺少代表多種技術(shù)的統(tǒng)一數(shù)據(jù)庫(kù)；再一個(gè)挑戰(zhàn)就是系統(tǒng)級(jí)驗(yàn)證，需要有跨芯片/Chiplet及封裝的熱分析，還需要系統(tǒng)級(jí)的裸片間的連接驗(yàn)證，3D STA簽核Corner也會(huì)有“爆炸性”的增加。而當(dāng)前EDA行業(yè)的解決方案現(xiàn)狀是脫節(jié)，片面，點(diǎn)工具，無(wú)法進(jìn)行探索/缺乏早期反饋，導(dǎo)致堆疊中單個(gè)裸片的過(guò)度設(shè)計(jì)，成本高昂。所有這一切都讓3D STA比2D復(fù)雜度高很多。

　　針對(duì)這些行業(yè)痛點(diǎn)和先進(jìn)封裝技術(shù)發(fā)展趨勢(shì)，Cadence發(fā)布了一款突破性的新產(chǎn)品。

　　Integrity? 3D-IC 平臺(tái)：由系統(tǒng)驅(qū)動(dòng)Chiplet PPA

　　要說(shuō)明的是，在先進(jìn)封裝領(lǐng)域，不止是封裝廠和晶圓廠們廠努力的方向，EDA軟件廠商也是先進(jìn)封裝的重度探索者。例如，Cadence就已經(jīng)在多個(gè)小芯片（Multi-Chiplet）封裝領(lǐng)域耕耘了20多年，從1980年開(kāi)始做系統(tǒng)級(jí)的封裝，到2004年開(kāi)始做RF模塊，2010年開(kāi)始研發(fā)2.5D技術(shù)，2012年開(kāi)始做嵌入式的橋接，到現(xiàn)在，在比較流行的FOWLP、Bumpless  3D集成以及Co-package等，都是Cadence不斷發(fā)力的方向，其中Co-package指的不僅是硅芯片，Cadence甚至可以把光和硅堆疊起來(lái)。

　　據(jù)Cadence數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼的介紹，Cadence這些年正在努力轉(zhuǎn)型，以前我們只做EDA工具，后來(lái)我們做了更多系統(tǒng)級(jí)的創(chuàng)新，最后我們希望能達(dá)到普適的智能，而3D-IC就是在系統(tǒng)創(chuàng)新上能夠做出來(lái)的幫助客戶解決當(dāng)前痛點(diǎn)以及未來(lái)十年發(fā)展的趨勢(shì)。

　　Cadence數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼

　　劉淼進(jìn)一步指出，Cadence 3D-IC下一個(gè)十年從這幾個(gè)維度出發(fā)，第一是先進(jìn)封裝的關(guān)鍵技術(shù)，在封裝領(lǐng)域有兩個(gè)趨勢(shì)，分別是模擬數(shù)字化和封裝晶圓化，Cadence將擁抱這些變化，發(fā)力先進(jìn)封裝。再就是數(shù)字設(shè)計(jì)與簽核，我們提系統(tǒng)級(jí)的PPA，肯定跟數(shù)字設(shè)計(jì)要兼容，所以我們要有統(tǒng)一的平臺(tái)。要做3D堆疊，只有數(shù)字就顯得沒(méi)有那么全面，所以還要有模擬設(shè)計(jì)和驗(yàn)證的加入。最后還要做熱仿真與信號(hào)完整性分析。所有這一切都放在這個(gè)Integrity 3D-IC的平臺(tái)中。

　　Integrity? 3D-IC平臺(tái)是業(yè)界首款完整的高容量 3D-IC 平臺(tái)，它將設(shè)計(jì)規(guī)劃、物理實(shí)現(xiàn)和系統(tǒng)分析統(tǒng)一集成于單個(gè)管理界面中。Integrity 3D-IC平臺(tái)支持了Cadence第三代 3D-IC 解決方案，客戶可以利用平臺(tái)集成的熱、功耗和靜態(tài)時(shí)序分析功能，優(yōu)化受系統(tǒng)驅(qū)動(dòng)的小芯片（Chilet）的功耗、性能和面積目標(biāo)（PPA）。

　　那么Integrity? 3D-IC平臺(tái)的“法寶”體現(xiàn)在哪些方面呢？讓我們娓娓道來(lái)。

　　萬(wàn)物皆有源，Cadence的理解是，源就是要有一個(gè)統(tǒng)一的平臺(tái)，Cadence的Integrity平臺(tái)兼容數(shù)據(jù)和模擬兩塊，能做到多層級(jí)、多技術(shù)、多層次、多模型的按需型數(shù)據(jù)庫(kù)，要做到這點(diǎn)實(shí)屬不易，這個(gè)兼容性Cadence花了很多年才得以做出來(lái)。其實(shí)為了讓數(shù)字和模擬兼容，早在20年前Cadence就推出開(kāi)放數(shù)據(jù)庫(kù)，現(xiàn)在已經(jīng)更近一步。有了統(tǒng)一的管理界面和數(shù)據(jù)庫(kù)，SoC和封裝設(shè)計(jì)團(tuán)隊(duì)可以對(duì)完整系統(tǒng)進(jìn)行完全同步的協(xié)同優(yōu)化，更高效地將系統(tǒng)級(jí)反饋集成采納。

　　前面我們提到了一些關(guān)于3D IC設(shè)計(jì)的挑戰(zhàn)，3D設(shè)計(jì)比2D的設(shè)計(jì)還有一個(gè)挑戰(zhàn)是周期會(huì)長(zhǎng)，針對(duì)這個(gè)問(wèn)題，Cadence通過(guò)早期電熱及跨芯片STA，能夠在早期規(guī)避散熱和功耗的問(wèn)題，以此來(lái)創(chuàng)建穩(wěn)健的3D-IC設(shè)計(jì)，利用早期系統(tǒng)級(jí)反饋優(yōu)化全系統(tǒng)PPA。

　　再一個(gè)就是時(shí)序的Signoff，3D的時(shí)序分析要比2D復(fù)雜的多，在這方面，Cadence有快速、自動(dòng)裸片間分析技術(shù)（RAID），它可以顯著降低STA Corner數(shù)據(jù)和周轉(zhuǎn)周期。同時(shí)，Cadence還推出了另外一個(gè)并行多模式多Corner（C-MMMC）的技術(shù)，可以很好的簡(jiǎn)化項(xiàng)目管理與機(jī)器資源。這兩個(gè)技術(shù)都是Cadence的強(qiáng)項(xiàng)。還可以通過(guò)裸片級(jí)分層能夠顯著降低邊界模型的數(shù)據(jù)量。最后是Tempus ECO選項(xiàng)，通過(guò)并行多裸片的3D-IC時(shí)序ECO，可以優(yōu)化系統(tǒng)驅(qū)動(dòng)PPA。

　　下圖就是交給客戶的流程，Integrity 3D-IC是一個(gè)完整且模塊化的平臺(tái)，可以做Native 3D Partitioning，一開(kāi)始系統(tǒng)級(jí)的工程師決定哪個(gè)在上哪個(gè)在下，做完以后可以做partition，可以在系統(tǒng)級(jí)里做System -Level Planning。做完以后可以做die的floorplan等等。最終實(shí)現(xiàn)由系統(tǒng)來(lái)驅(qū)動(dòng)的PPA目標(biāo)。

　　助力中國(guó)3D堆疊技術(shù)的發(fā)展

　　Integrity 3D-IC在發(fā)布的時(shí)候就得到了客戶的早期響應(yīng)。imec也表示，得益于和Cadence的長(zhǎng)期合作，我們成功找到了設(shè)計(jì)分區(qū)的自動(dòng)化方法，以創(chuàng)建最優(yōu)的3D堆疊，通過(guò)增加可用存儲(chǔ)器帶寬進(jìn)一步提升先進(jìn)工藝節(jié)點(diǎn)設(shè)計(jì)的性能，并降低功耗。根據(jù)我們研究團(tuán)隊(duì)在多核高性能設(shè)計(jì)結(jié)果，Cadence Integrity 3D-IC平臺(tái)將存儲(chǔ)器集成在邏輯流程，實(shí)現(xiàn)了跨芯片（cross-die）設(shè)計(jì)規(guī)劃、設(shè)計(jì)實(shí)現(xiàn)和多Die的STA。

　　前文中我們有提到Cadence可以將光和硅片封裝在一起，在這方面，Cadence與Lightelligence有相關(guān)的合作。Lightelligence這些年一直在采用多芯片堆疊技術(shù)，意圖用光學(xué)計(jì)算技術(shù)推動(dòng)AI的演進(jìn)加速。而Integrity 3D-IC平臺(tái)正可以幫助Lightelligence使用光學(xué)計(jì)算技術(shù)加速AI設(shè)計(jì)，實(shí)現(xiàn)下一代創(chuàng)新。

　　“在3D領(lǐng)域中國(guó)還是很領(lǐng)先的”，劉淼坦言道，除了Lightelligence，中興微電子也是Cadence的合作對(duì)象，中興對(duì)3D堆疊尤其是通信的3D堆疊很看重，通信的功耗是一大要解決問(wèn)題。Integrity 3D-IC平臺(tái)將優(yōu)化的中階層設(shè)計(jì)實(shí)現(xiàn)和系統(tǒng)分析完美集成，提供快速、完整的系統(tǒng)分析，使中興微電子能夠提供滿足超大規(guī)模計(jì)算和 5G 通信應(yīng)用的內(nèi)存帶寬需求的設(shè)計(jì)。

　　Integrity 3D-IC平臺(tái)的發(fā)布，將對(duì)國(guó)內(nèi)的多芯片3D堆疊技術(shù)大有裨益，它支持超大規(guī)模計(jì)算、消費(fèi)電子、5G 通信、移動(dòng)和汽車(chē)等廣泛的應(yīng)用場(chǎng)景。相較于傳統(tǒng)單一脫節(jié)的 Die-by-Die 設(shè)計(jì)實(shí)現(xiàn)方法，芯片設(shè)計(jì)工程師可以利用 Integrity 3D-IC 平臺(tái)獲得更高的生產(chǎn)效率。