《電子技術(shù)應(yīng)用》
您所在的位置：首頁 > 模擬設(shè)計 > 設(shè)計應(yīng)用 > 一種1 GHz～6 GHz寬頻高線性度相位插值電路的設(shè)計與實現(xiàn)
一種1 GHz～6 GHz寬頻高線性度相位插值電路的設(shè)計與實現(xiàn)
2020年電子技術(shù)應(yīng)用第4期
劉 穎1，田 澤1，2，呂俊盛1，2，邵 剛1，2，胡曙凡1，李 嘉1
1.航空工業(yè)西安航空計算技術(shù)研究所，陜西 西安710068； 2.集成電路與微系統(tǒng)設(shè)計航空科技重點實驗室，陜西 西安710068
摘要： 為了提高時鐘數(shù)據(jù)恢復(fù)電路(CDR)在高速多通道串行收發(fā)系統(tǒng)的性能，提出了一種應(yīng)用于CDR電路中的新型相位插值電路，由4組差分對、4組數(shù)模轉(zhuǎn)換器、公共負(fù)載電阻RL組成，通過數(shù)字濾波器輸出互補的溫度計碼控制DAC輸出電流的大小，實現(xiàn)對輸入差分時鐘的相位權(quán)重分配，從而達到128次相位插值，并利用輸入級4相校正電路和輸出占空比調(diào)整電路對差分信號進行整形優(yōu)化。采用40 nm CMOS工藝實現(xiàn)，仿真結(jié)果表明插值器在工作頻率1 GHz到6 GHz線性度良好，DNL最大不超過1.4 LSB，INL最大不超過1.5 LSB，已成功集成在多款SerDes電路。
中圖分類號： TN432
文獻標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.191333
中文引用格式： 劉穎，田澤，呂俊盛，等. 一種1 GHz～6 GHz寬頻高線性度相位插值電路的設(shè)計與實現(xiàn)[J].電子技術(shù)應(yīng)用，2020，46(4)：45-48.
英文引用格式： Liu Ying，Tian Ze，Lv Junsheng，et al. Design and implement of a 1 GHz to 6 GHz phase interpolator with wideband and high-linearity[J]. Application of Electronic Technique，2020，46(4)：45-48.
Design and implement of a 1 GHz to 6 GHz phase interpolator with wideband and high-linearity
Liu Ying1，Tian Ze1，2，Lv Junsheng1，2，Shao Gang1，2，Hu Shufan1，Li Jia1
1.AVIC Computing Technique Research Institute，Xi′an 710068，China； 2.Aviation Key Laboratory of Science and Technology on Integrated Circuit and Micro-System Design，Xi′an 710068，China
Abstract： In order to enhance the performances of clock and data recovery circuit(CDR) in the high speed multichannel serial transceiver system, a novel phase interpolator(PI) circuit used in CDR has been proposed in the paper. It adopts four groups of differential signal and DAC to act on common load resistance, generates complementary thermometer code through digital filter to control DAC output current, realizes phase weight allocation for differential input clock to make 128 times interpolated, and optimizes the differential signal by input stage four phase correction circuit and duty cycle adjustment circuit. This chip is fabricated in 40 nm CMOS process, the simulation results show that PI has good linearity from 1 GHz to 6 GHz, and DNL is no more than 1.4 LSB, INL is no more than 1.5 LSB, and has been successfully applied to a variety of high speed SerDes.
Key words : phase interpolator；clock and data recovery circuit；linearity

0 引言

    在一些高速多通道串行收發(fā)系統(tǒng)中，數(shù)據(jù)在發(fā)送過程中只傳輸數(shù)據(jù)信號而不傳送與數(shù)據(jù)信號同步的時鐘信號，需要在接收端用時鐘數(shù)據(jù)恢復(fù)電路(CDR)從數(shù)據(jù)中提取時鐘，并對數(shù)據(jù)重定時來保證數(shù)據(jù)的正確采樣。因此時鐘數(shù)據(jù)恢復(fù)電路的性能將直接影響到高速串行數(shù)據(jù)通信系統(tǒng)性能[1-4]。目前常用的CDR系統(tǒng)多采用基于相位差值器的數(shù)?；旌辖Y(jié)構(gòu)，其面積小、魯棒性好、便于工藝遷移等優(yōu)點在先進工藝下更具優(yōu)勢。因此相位插值器性能的優(yōu)劣對實現(xiàn)時鐘相位調(diào)節(jié)起到至關(guān)重要的作用[5-6]。

    傳統(tǒng)的插值電路由2個差分對和負(fù)載電阻RL組成，由二選一MUX選擇輸入信號實現(xiàn)任意角度的插值，雖然結(jié)構(gòu)簡單且節(jié)省面積，但MUX信號選通輸入時會引入毛刺，直接影響插值器的線性度[7-9]。而本文提出相位插值方案采用4個差分對、4組數(shù)模轉(zhuǎn)換器、公共負(fù)載電阻RL組成的核心插值電路不存在輸入信號的突變，減小了輸出信號毛刺，有效地提高了相位插值器的線性度。

1 電路結(jié)構(gòu)

    相位插值電路由輸入4相校正電路、核心插值電路和輸出緩沖電路組成，其結(jié)構(gòu)框圖如圖1所示。輸入4相時鐘經(jīng)過輸入緩沖電路進行整形放大，由恒定比重的模擬插值電路進行重新相位校正，產(chǎn)生4相時鐘進入核心插值電路，此處采用兩個核心插值電路可同時產(chǎn)生4相正交時鐘，通過同一組電流控制溫度計碼調(diào)整輸出不同相位，經(jīng)過電平轉(zhuǎn)換電路將CML電平轉(zhuǎn)換為CMOS電平，并通過輸出緩沖級及交叉耦合的反相器增大驅(qū)動，調(diào)整4相時鐘占空比，得到占空比50%的4相正交時鐘。

wdz3-t1.gif

2 模塊電路設(shè)計

2.1 輸入4相校正電路

    為了消除鎖相環(huán)輸出4相時鐘信號的共模及幅度影響，輸入緩沖電路通過交流耦合電容，由電阻分壓對輸入4相時鐘信號共模自建，經(jīng)過差分放大器對信號放大。由于相位插值電路是在每個象限進行32等分，為了保證良好的插值線性度，輸入時鐘需要保證90°相差，同時增加RC時間常數(shù)，使時鐘邊沿平緩。因此，由恒定比重的模擬插值電路進行重新相位校正，產(chǎn)生4相正交時鐘，電路如圖2所示。

wdz3-t2.gif

2.2 核心插值電路

    核心插值電路由兩個相同的插值電路組成，用于產(chǎn)生相差90°的4相時鐘，其中核心插值單元的電路結(jié)構(gòu)如圖3所示，由4個差分對、4組數(shù)模轉(zhuǎn)換器、公共負(fù)載電阻RL組成，輸入相差90°的4相時鐘，插值輸出一對差分時鐘。鎖相環(huán)輸出的8相時鐘信號輸入4個差分對中(Φ0-Φ1，Φ2-Φ3，Φ4-Φ5，Φ6-Φ7)，數(shù)字濾波器對兩個差分時鐘邊界輸出互補的溫度計碼控制DAC導(dǎo)通電流大小，完成對差分輸入時鐘的相位權(quán)重分配，作用在負(fù)載電阻RL上插值產(chǎn)生最終的相位時鐘。

wdz3-t3.gif

    將鎖相環(huán)產(chǎn)生的8相時鐘以差分信號形式分別輸入4個差分對中，以一個時鐘周期劃為8個象限，時鐘相位按照逆時針方向遞增，如圖4所示。通過數(shù)字濾波器對兩個邊界差分時鐘輸出互補的溫度計碼產(chǎn)生任一時鐘相位輸出。當(dāng)一個邊界差分時鐘的DAC控制碼增大時，另一邊界時鐘的DAC控制碼減小相應(yīng)的值，從而保證權(quán)重和不變(十進制128)，使得插值輸出時鐘相位不會超出邊界。表1中對不同象限時鐘及其對應(yīng)的輸入差分對進行了說明。以33°輸出相位為例，差分對Φ0-Φ1連接0°、180°時鐘，差分對Φ2-Φ3連接90°、270°時鐘。數(shù)字濾波器輸出DAC1的控制碼為0001100000(十進制對應(yīng)為96)，DAC2的控制碼為0000100000(十進制對應(yīng)為32)，同時關(guān)閉DAC3和DAC4，此時插值器輸出的時鐘相位即為33°。輸入時鐘可按照表1所示，插值第二單元與第一單元輸入信號相差90°，即可得輸出的時鐘相位即為123°，實現(xiàn)4相差分時鐘輸出。

wdz3-t4.gif

wdz3-b1.gif

2.3 輸出緩沖電路

    相位插值電路產(chǎn)生的信號首先經(jīng)過一級緩沖電路，經(jīng)過交流耦合電容、電阻分壓和差分放大處理，再由兩級信號放大和信號調(diào)理將CML電平轉(zhuǎn)換為CMOS軌對軌電平，如圖5所示。輸出緩沖電路通過兩級交叉耦合的反相器調(diào)整信號上升、下降時間，使輸出時鐘占空比保持50%，提供穩(wěn)定的輸入正交時鐘信號。

t5.gif

3 物理實現(xiàn)及仿真結(jié)果

    基于40 nm CMOS工藝，在Candence環(huán)境下完成版圖，設(shè)計時注意差分結(jié)構(gòu)對稱走線，高頻信號線盡量短，同時抑制共模噪聲，減少信號間相互串?dāng)_，其版圖如圖6所示，相位插值器整體電路尺寸為122 μm×255 μm。

wdz3-t6.gif

    線性度是相位插值器的重要技術(shù)指標(biāo)，決定相位插值器將會引入的抖動，主要通過積分非線性(Integral Non-Linearity，INL)和微分非線性(Differential Non-Linearity，DNL)兩個指標(biāo)衡量。使用Candence Spectre工具對插值器電路進行整體仿真，改變相位插值器的電流控制碼，對輸入時鐘為6 GHz相位插值的單調(diào)性和線性度進行仿真。圖7為相位插值器線性度曲線，從后仿真結(jié)果可以看出，插值器的輸出時鐘相位變化均勻，周期穩(wěn)定，與理想相位曲線幾乎擬合一致，線性度很好。

wdz3-t7.gif

    為了模擬插值器在相位動態(tài)變化過程中的工作狀態(tài)，編寫Verilog代碼產(chǎn)生32位DAC電流控制碼，使電流控制碼依次開啟和斷開，從0°向右移動，至少移動128次，以便于觀察相位插值器在一個周期的變化。輸入時鐘頻率為5 GHz，為了方便計算，采樣時鐘設(shè)定為500 MHz，選取初始點后150次進行DNL和INL計算，其結(jié)果如圖8、圖9所示。在相位變化的一個周期內(nèi)相位移動128次，DNL最大不超過1.4 LSB，INL最大不超過1.5 LSB，表明插值器每次相位移動在1 LSB左右，累積的相位變化能周期性地消除，插值器性能較好。 

wdz3-t8.gif

wdz3-t9.gif

4 結(jié)論

    本文提出了一種新型相位插值電路，由4個差分對、4組數(shù)模轉(zhuǎn)換器、公共負(fù)載電阻RL組成，通過數(shù)字濾波器對兩個邊界差分時鐘輸出互補的溫度計碼控制DAC輸出電流的大小，完成對不同差分對輸入相位時鐘的權(quán)重分配，實現(xiàn)128次相位插值，插值精度高，并利用輸入級4相校正電路和輸出占空比調(diào)整電路對差分信號進行整形優(yōu)化。電路采用40 nm CMOS工藝實現(xiàn)，仿真結(jié)果表明插值器在工作頻率1 GHz到6 GHz線性度良好，DNL最大不超過1.4 LSB，INL最大不超過1.5 LSB，已成功集成在多款SerDes電路中。

參考文獻

[1] 矯逸書，周玉梅，蔣見花，等.適用于連續(xù)數(shù)據(jù)速率CDR的相位插值器研制[J].集成電路設(shè)計與開發(fā)，2010，35(10)：999-1002.

[2] 孫燁輝，江立新.時鐘數(shù)據(jù)恢復(fù)電路中相位插值器的分析與設(shè)計[J].半導(dǎo)體學(xué)報，2008，29(5)：930-935.

[3] YANG R J，CHAO K H，et al.A 155.52 Mbit/s－3.125 Gbit/s continuous-rate clock and data recovery circuit[J].IEEE Journal of Solid-State Circuits，2006，41(6)：1380-1390.

[4] 曾澤滄，鄧軍勇，蔣林.用于CDR電路的相位插值選擇電路設(shè)計[J].集成電路設(shè)計與開發(fā)，2008，33(8)：721-725.

[5] Hu Shijie，Jia Chen，HUANG K，et al.A 10Gbps CDR based on phase interpolator for source synchronous receiver in 65nm CMOS[C].Proceedings of the 2012 IEEE International Symposium on Circuit and System，Piscataway，NJ，USA：IEEE，2012：309-312.

[6] Sun Yehui，Jiang Lixin.Analysis and design of a phase interpolator for clock and data recovery[J].Journal of Semiconductors，2008，29(5)：930-934.

[7] NICHOLSON A，JENKINS J，CHAIK A V，et al.A 1.2V 2-bit phase interpolator for 65nm CMOS[J].2012 IEEE International Symposium on Circuits and Systems(ISCAS)，2012：2039-2042.

[8] 牛曉良，王征晨，桂小琰,一種高線性度相位插值器[J].微電子學(xué)，2016，46(4)：442-444.

[9] 張瑤，張鴻，李梁.時鐘數(shù)據(jù)恢復(fù)電路中的線性相位插值器[J].西安交通大學(xué)學(xué)報，2016，50(2)：48-54.



作者信息：

劉  穎1，田  澤1，2，呂俊盛1，2，邵  剛1，2，胡曙凡1，李  嘉1

(1.航空工業(yè)西安航空計算技術(shù)研究所，陜西 西安710068；

2.集成電路與微系統(tǒng)設(shè)計航空科技重點實驗室，陜西 西安710068)

此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。