為實(shí)現(xiàn)高信噪比(SNR)，ADC的孔徑抖動(dòng)必須很低。目前可提供孔 徑抖動(dòng)低至60 fs rms的ADC(AD9445 14位125MSPS和AD9446 16位100MSPS)。為了避免降低ADC的性能，必須采用抖動(dòng)極低的采樣時(shí)鐘，因?yàn)榭偠秳?dòng)等于轉(zhuǎn)換器內(nèi)部孔徑抖動(dòng)與外部采樣時(shí)鐘抖動(dòng)的方和根。然而，用于產(chǎn)生采樣時(shí)鐘的振蕩器常常用相位噪聲而非時(shí)間抖動(dòng)來(lái)描述特性。本文的目的就是提出一種簡(jiǎn)單的方法來(lái)將振蕩器相位噪聲轉(zhuǎn)換為時(shí)間抖動(dòng)。

　　相位噪聲定義

　　首先明確幾個(gè)定義。圖1所示為一個(gè)非理想振蕩器(即時(shí)域中存在抖動(dòng)，對(duì)應(yīng)于頻域中的相位噪聲)的典型輸出頻譜。頻譜顯示，1Hz帶寬內(nèi)的噪聲功率與頻率成函數(shù)關(guān)系。相位噪聲定義為額定頻率偏移fm下的1Hz帶寬內(nèi)的噪聲與頻率fO下的振蕩器信號(hào)幅度之比。

　　圖1：受相位噪聲影響的振蕩器功率頻譜

　　采樣過(guò)程基本上是采樣時(shí)鐘與模擬輸入信號(hào)的乘法。這是時(shí)域中的乘法，相當(dāng)于頻域中的卷積。因此，采樣時(shí)鐘振蕩器的頻譜與輸入進(jìn)行卷積，并顯示在純正弦波輸入信號(hào)的FFT輸出上(見(jiàn)圖2)。

　　圖2：采樣時(shí)鐘相位噪聲對(duì)理想數(shù)字化正弦波的影響

　　“近載波”相位噪聲會(huì)“污損”多個(gè)頻率倉(cāng)中的基波信號(hào)，從而降低整體頻譜分辨率?！皩拵А毕辔辉肼晞t會(huì)導(dǎo)致整體SNR下降，如公式1所示：

　　通常用單邊帶相位噪聲來(lái)描述振蕩器的特性，如圖3的相位噪聲(dBc/Hz)與頻率偏移fm的關(guān)系曲線所示，其中頻率軸采用對(duì)數(shù)刻度。注意，實(shí)際的曲線由多個(gè)區(qū)域擬合而成，各區(qū)域的斜率為1/fx ，x=0對(duì)應(yīng)于“白色”相位噪聲區(qū)域(斜率=0dB/10倍)，x=1對(duì)應(yīng)于“閃爍”相位噪聲區(qū)域(斜率=–20dB/10倍)還存在x=2、3、4的區(qū)域，這些區(qū)域依次出現(xiàn)，愈來(lái)愈接近載波頻率。

　　圖3：振蕩器相位噪聲(dBc/Hz)與頻率偏移的關(guān)系

　　請(qǐng)注意，相位噪聲曲線與放大器的輸入電壓噪聲頻譜密度有一定的類似。像放大器電壓噪聲一樣，振蕩器也非常需要較低的1/f轉(zhuǎn)折頻率。

　　我們已經(jīng)看到，振蕩器通常用相位噪聲來(lái)描述性能，但為了將相位噪聲與ADC的性能關(guān)聯(lián)起來(lái)，必須將相位噪聲轉(zhuǎn)換為抖動(dòng)。為將該曲線與現(xiàn)代ADC應(yīng)用關(guān)聯(lián)起來(lái)，選擇100MHz 的振蕩器頻率(采樣頻率)以便于討論，典型曲線如圖4所示。請(qǐng)注意，相位噪聲曲線由多條線段擬合而成，各線段的端點(diǎn)由數(shù)據(jù)點(diǎn)定義。

　　圖4：根據(jù)相位噪聲計(jì)算抖動(dòng)

　　將相位噪聲轉(zhuǎn)換為抖動(dòng)

　　計(jì)算等效rms抖動(dòng)的第一步是獲得目標(biāo)頻率范圍(即曲線區(qū)域A)內(nèi)的積分相位噪聲功率。該曲線被分為多個(gè)獨(dú)立區(qū)域(A1、A2、A3、A4)，各區(qū)域由兩個(gè)數(shù)據(jù)點(diǎn)定義。一般而言，假設(shè)振蕩器與ADC輸入端之間無(wú)濾波，則積分頻率范圍的上限應(yīng)為采樣頻率的2倍，這近似于ADC采樣時(shí)鐘輸入的帶寬。

　　積分頻率范圍下限的選擇也需要一定的斟酌。理論上，它應(yīng)盡可能低，以便獲得真實(shí)的rms抖動(dòng)。但實(shí)際上，制造商一般不會(huì)給出偏移頻率小于10Hz時(shí)的振蕩器特性，不過(guò)這在計(jì)算中已經(jīng)能夠得出足夠精度的結(jié)果。多數(shù)情況下，如果提供了100Hz時(shí)的特性，則選擇100Hz作為積分頻率下限是合理的。否則，可以使用1kHz或10kHz數(shù)據(jù)點(diǎn)。

　　還應(yīng)考慮，“近載波”相位噪聲會(huì)影響系統(tǒng)的頻譜分辨率，而寬帶噪聲則會(huì)影響整體系統(tǒng)信噪比。最明智的方法或許是按照下文所述對(duì)各區(qū)域分別積分，并檢查各區(qū)域的抖動(dòng)貢獻(xiàn)幅度。如果使用晶體振蕩器，則低頻貢獻(xiàn)與寬帶貢獻(xiàn)相比，可能可以忽略不計(jì)。其它類型的振蕩器在低頻區(qū)域可能具有相當(dāng)大的抖動(dòng)貢獻(xiàn)，必須確定其對(duì)整體系統(tǒng)頻率分辨率的重要性。

　　各區(qū)域的積分產(chǎn)生個(gè)別功率比，然后將各功率比相加，并轉(zhuǎn)換回dBc。一旦知道積分相位噪聲功率，便可通過(guò)下式計(jì)算rms相位抖動(dòng)(單位為弧度，更多信息及其引申等參見(jiàn)參考文 獻(xiàn)3至7)：

　　以上結(jié)果除以2πfO，便可將用弧度表示的抖動(dòng)轉(zhuǎn)換為用秒表示的抖動(dòng)：應(yīng)注意，網(wǎng)絡(luò)上可以找到計(jì)算機(jī)程序和電子表格來(lái)執(zhí)行分段積分并計(jì)算rms抖動(dòng)，從而大大簡(jiǎn)化計(jì)算過(guò)程(參考文獻(xiàn)8、9)。

　　圖5給出了一個(gè)計(jì)算示例，它假設(shè)僅存在寬帶相位噪聲。所選的–150dBc/Hz寬帶相位噪聲代表了良好信號(hào)發(fā)生器的特性，由此獲得的抖動(dòng)值可以代表實(shí)際情況。–150dBc/Hz的相位噪聲(用比值表示)乘以積分帶寬(200MHz)，得到–67dBc的積分相位噪聲。請(qǐng)注意，該乘法相當(dāng)于把10log10[200MHz–0.01MHz]的量與相位噪聲(dBc/Hz)相加。實(shí)際上，計(jì)算中可以丟棄0.01MHz的頻率下限，因?yàn)樗粫?huì)對(duì)最終結(jié)果產(chǎn)生重大影響。利用公式3可知， 總rms抖動(dòng)約為1ps。

　　圖5：假設(shè)僅存在寬帶相位噪聲的抖動(dòng)計(jì)算示例

　　晶體振蕩器的相位噪聲和抖動(dòng)一般是最低的，圖6給出了幾個(gè)例子以供比較。所示的全部振蕩器都具有20kHz的1/f轉(zhuǎn)折頻率，因此相位噪聲代表的是白色相位噪聲水平。兩個(gè)Wenzel振蕩器為固定頻率型，性能出色(參考文獻(xiàn)9)。利用可變頻率信號(hào)發(fā)生器很難實(shí)現(xiàn)如此高的性能，一個(gè)質(zhì)量相對(duì)較高的發(fā)生器的性能為–150dBc，如圖所示。

　　圖6：100 MHz振蕩器的寬帶相位本底噪聲比較(Wenzel ULN和Sprinter系列的特性和報(bào)價(jià)已獲得Wenzel Associates的許可)

　　這里應(yīng)注意，振蕩器的本底噪聲存在一個(gè)理論限值，它由匹配源的熱噪聲決定：+25℃時(shí) 為–174dBm/Hz。因此，相位噪聲為–174dBc/Hz的振蕩器以+13-dBm輸出驅(qū)動(dòng)50Ω(2.82-Vp-p)負(fù)載時(shí)，其本底噪聲為–174dBc+13dBm=–161dBm。這就是圖6所示的Wenzel ULN 系列的情況。

　　圖7給出了兩個(gè)Wenzel晶體振蕩器的抖動(dòng)計(jì)算。每種情況中的數(shù)據(jù)點(diǎn)直接來(lái)自制造商的數(shù) 據(jù)手冊(cè)。由于1/f轉(zhuǎn)折頻率較低，抖動(dòng)的絕大部分是由“白色”相位噪聲區(qū)域引起的。計(jì)算值 64fs(ULN-Series)和180fs說(shuō)明抖動(dòng)極低。圖中分別標(biāo)出了各區(qū)域的噪聲貢獻(xiàn)，以供參考?？偠秳?dòng)為各抖動(dòng)貢獻(xiàn)因素的方和根。

　　圖7：低噪聲100MHz晶體振蕩器的抖動(dòng)計(jì)算(所用相位噪聲數(shù)據(jù)已獲得Wenzel Associates的許可)

　　在要求低抖動(dòng)采樣時(shí)鐘的系統(tǒng)設(shè)計(jì)中，低噪聲專用晶體振蕩器的成本一般極高。替代方案是使用鎖相環(huán)(PLL)和壓控振蕩器來(lái)“凈化”高噪聲系統(tǒng)時(shí)鐘，如圖8所示。關(guān)于PLL設(shè)計(jì)有許多很好的參考資料(例如參考文獻(xiàn)10至13)，在此不做進(jìn)一步探討，但僅說(shuō)明一點(diǎn)：使用 窄帶寬環(huán)路濾波器和壓控晶體振蕩器(VCXO)通?？色@得最低的相位噪聲。如圖8所示， PLL在降低整體相位本底噪聲的同時(shí)，往往也會(huì)降低“近載波”相位噪聲。在PLL輸出之后連接一個(gè)適當(dāng)?shù)膸V波器，可以進(jìn)一步降低白色本底噪聲。

　　圖8：使用鎖相環(huán)(PLL)和帶通濾波器來(lái)調(diào)理高噪聲時(shí)鐘源

　　在PLL中內(nèi)置一個(gè)自由運(yùn)行VCO的效果如圖9所示。注意，由于PLL的作用，“近載波”相位噪聲大幅降低。

　　圖9：自由運(yùn)行的VCO和連接PLL的VCO的相位噪聲

　　ADI提供許多不同的頻率合成產(chǎn)品，包括DDS系統(tǒng)、整數(shù)N和小數(shù)N分頻PLL等。例如，ADF4360系列是內(nèi)置VCO的完全集成式PLL。在結(jié)合使用一個(gè)10kHz帶寬環(huán)路濾波器的情況下，ADF4360-1 2.25-GHz PLL的相位噪聲如圖10所示，分段近似和抖動(dòng)計(jì)算如圖11所示。請(qǐng)注意，即使采用非晶體VCO，rms抖動(dòng)也只有1.57ps。

　　圖10：采用10 kHz帶寬環(huán)路濾波器的ADF4360-1 2.25-GHz PLL的相位噪聲

　　圖11：ADF4360-1 2.25-GHz PLL相位噪聲的分段近似抖動(dòng)計(jì)算

　　一直以來(lái)，PLL設(shè)計(jì)高度依賴于教科書和應(yīng)用筆記來(lái)幫助設(shè)計(jì)環(huán)路濾波器等?，F(xiàn)在，利用ADI提供的可免費(fèi)下載的ADIsimPLL?軟件，PLL設(shè)計(jì)變得非常輕松。要開(kāi)始設(shè)計(jì)，請(qǐng)輸入所需的輸出頻率范圍以選擇一個(gè)電路，然后選擇PLL、VCO和晶體參考。一旦選定環(huán)路濾波器配置后，就可以分析電路并從頻域和時(shí)域兩方面優(yōu)化相位噪聲、相位裕量、增益、雜散水平、鎖定時(shí)間等。程序還能根據(jù)PLL相位噪聲計(jì)算rms抖動(dòng)，以便評(píng)估作為采樣時(shí)鐘的最終PLL輸出。

　　結(jié)束語(yǔ)

　　采樣時(shí)鐘抖動(dòng)可能會(huì)給高性能ADC的信噪比性能帶來(lái)災(zāi)難性影響。雖然信噪比與抖動(dòng)之間的關(guān)系已為大家所熟知，但大多數(shù)振蕩器都是用相位噪聲來(lái)描述特性的。本文說(shuō)明了如何將相位噪聲轉(zhuǎn)換為抖動(dòng)，以便輕松計(jì)算信噪比的下降幅度。

　　ADF4360-1

　　輸出頻率范圍：2050 MHz至2450 MHz

　　2分頻輸出

　　3.0 V至3.6 V電源供電

　　1.8 V邏輯兼容

　　整數(shù)N分頻頻率合成器

　　可編程雙模預(yù)分頻器：8/9、16/17、32/33

　　可編程輸出功率水平

　　三線式串行接口

　　模擬和數(shù)字鎖定檢測(cè)

　　硬件和軟件省電模式

　　使用晶體VCO(以及適當(dāng)?shù)臑V波)的現(xiàn)代PLL雖然不如成本高昂的獨(dú)立晶體振蕩器那樣理想，但也能實(shí)現(xiàn)出色的抖動(dòng)性能，適合除要求最為苛刻的應(yīng)用之外的大部分應(yīng)用。 由于低抖動(dòng)要求，整個(gè)時(shí)鐘分配問(wèn)題變得更加重要。ADI現(xiàn)在提供一系列時(shí)鐘分配IC以滿足這種需求(https://www.analog.com/cn/products/clock-and-timing/clock-generation-distribution.html)。