0 引言

    隨著航天技術(shù)的不斷發(fā)展，對(duì)彈載數(shù)據(jù)的傳輸速率和存儲(chǔ)的可靠性、準(zhǔn)確性的實(shí)現(xiàn)提出了更高的要求^[1-2]。為了解決在惡劣航天條件下彈上傳感器數(shù)據(jù)存儲(chǔ)高速高可靠性的難題，本文設(shè)計(jì)的存儲(chǔ)模塊主要實(shí)現(xiàn)對(duì)傳感器模擬信號(hào)的采集、處理，并以FPAG作為系統(tǒng)的控制中心，通過(guò)鋰電池供電，使得設(shè)備能夠獨(dú)立工作。傳感器模擬信號(hào)的采集采用AD7091R，通過(guò)FPGA存儲(chǔ)至Flash中。其中Flash采用斷電續(xù)存技術(shù)，使得傳感器即使突然斷電依舊能夠保障數(shù)據(jù)的完整；同時(shí)USB負(fù)責(zé)將存儲(chǔ)的數(shù)據(jù)上傳至上位機(jī)，實(shí)現(xiàn)對(duì)數(shù)據(jù)的分析和處理^[3]。設(shè)備設(shè)計(jì)遵循小型化、標(biāo)準(zhǔn)化，并且能夠承受外界較大的沖擊載荷，同時(shí)實(shí)現(xiàn)數(shù)據(jù)高速存儲(chǔ)^[4-7]。

1 總體方案設(shè)計(jì)

    傳感器的數(shù)據(jù)即使在各類突發(fā)情況下(如斷電)必須準(zhǔn)確無(wú)誤地存儲(chǔ)到設(shè)備中。綜合考慮各種因素，將設(shè)備做成圓柱體形狀，底面圓半徑為50 mm，高為60 mm，內(nèi)部電路板必須小于外形尺寸。

    總體設(shè)計(jì)原理圖如圖1所示。考慮到系統(tǒng)要經(jīng)歷巨大的沖擊作用以加速到預(yù)期的飛行速度，有時(shí)該沖擊過(guò)程的幅度峰值可達(dá)20 000 g以上(g為重力加速度)，作用時(shí)間在數(shù)十毫秒以內(nèi)，結(jié)合彈內(nèi)空間對(duì)系統(tǒng)外形的要求，芯片選擇應(yīng)盡可能小型化且具備較好的抗干擾性，其中FPGA采用Xilinx公司生產(chǎn)的XC3S1400AN芯片，并選用尺寸較小的BGA封裝，用于傳感器模擬信號(hào)采集的AD7091R采用MSOP-10小型封裝，升壓芯片考慮到鋰電池的供電以及封裝等問(wèn)題采用TPS63002^[8]。由于FPGA供電需求為1.2 V和3.3 V，而且整個(gè)設(shè)備所用芯片的供電電壓也是以3.3 V居多，采用TPS70345電源轉(zhuǎn)換芯片為系統(tǒng)供電。調(diào)理電路主要實(shí)現(xiàn)信號(hào)的跟隨、分壓、再跟隨，采用封裝較小的AD823?？紤]到整個(gè)系統(tǒng)每次上電后設(shè)備運(yùn)行采集信號(hào)時(shí)長(zhǎng)為2 h，而AD7901R每200 μs采集一次數(shù)據(jù)，2 h的數(shù)據(jù)量為411.987 MB，為滿足系統(tǒng)的存儲(chǔ)需求，F(xiàn)lash選用三星公司具有4 GB存儲(chǔ)空間的NAND型Flash——K9WBG08U1M芯片^[9]。

2 硬件電路設(shè)計(jì)

2.1 供電電路設(shè)計(jì)

    彈載存儲(chǔ)測(cè)試系統(tǒng)工作在狹窄空間、高溫、高壓、高沖擊等惡劣條件下，為保證設(shè)備在惡劣條件下供電系統(tǒng)仍具備較高的可靠性能，系統(tǒng)的供電部分由鋰電池和USB供電組成；雙模式供電可以提高設(shè)備的可靠性，在數(shù)據(jù)傳輸?shù)倪^(guò)程中不會(huì)因?yàn)殇囯姵爻霈F(xiàn)問(wèn)題而影響數(shù)據(jù)的準(zhǔn)確性^[10]。

    利用隔離電路，當(dāng)L5V(USB5V)供電時(shí)，二極管就相當(dāng)于斷開，同時(shí)也能防止后續(xù)電壓倒灌。電壓通過(guò)二極管之后電壓會(huì)低于5 V，不能正常為電路板供電，因此再通過(guò)升壓芯片將電壓升到5 V。隨后5 V通過(guò)TPS70345轉(zhuǎn)換成3.3 V和1.2 V，為FPGA和其他電路提供電源。

2.2 USB接口電路設(shè)計(jì)

    USB不僅作為數(shù)據(jù)上傳上位機(jī)的關(guān)鍵接口，同時(shí)也是為電路板供電的重要電源?？紤]到數(shù)據(jù)量和實(shí)際要求，芯片選用FT232H^[11-13]，該串口的傳輸速度可以達(dá)到480 Mb/s，USB具體電路圖如圖2所示。采用USB接口上傳數(shù)據(jù)節(jié)省了電纜，并且更加便利，使整個(gè)設(shè)備的通用性增強(qiáng)。USB供電同時(shí)也節(jié)約了資源，其中，C40和C41為USB5V過(guò)濾其他電壓，使電路板的供電更加穩(wěn)定。

2.3 A/D采集調(diào)理電路設(shè)計(jì)

    A/D轉(zhuǎn)換芯片直接關(guān)系到系統(tǒng)的采樣精度，其作用是將系統(tǒng)采集到的模擬信號(hào)轉(zhuǎn)換為數(shù)字量。A/D轉(zhuǎn)換芯片使用1 Mb/s、超低功耗、12 bit采樣率的AD7091R，采集和轉(zhuǎn)換過(guò)程主要利用CONVST控制，完成轉(zhuǎn)換需要650 ns。使用外部基準(zhǔn)電壓源時(shí)，AD7091R從省電模式上電需要100 μs，A/D轉(zhuǎn)換整個(gè)過(guò)程需要250 μs^[14]。傳感器模擬信號(hào)進(jìn)入A/D轉(zhuǎn)換之前，由于電壓高于A/D轉(zhuǎn)換芯片的工作電壓，需要調(diào)理之后才能進(jìn)入轉(zhuǎn)換。模擬信號(hào)的調(diào)理應(yīng)用AD823實(shí)現(xiàn)電壓的跟隨、分壓、再跟隨，使得信號(hào)更加準(zhǔn)確。調(diào)理電路圖如圖3所示。

3 控制邏輯設(shè)計(jì)

3.1 斷電續(xù)存控制

    彈載系統(tǒng)工作時(shí)，因其內(nèi)部結(jié)構(gòu)復(fù)雜以及外界環(huán)境等不確定因素的存在偶爾會(huì)發(fā)生瞬時(shí)斷電，這一情況會(huì)導(dǎo)致已存儲(chǔ)的數(shù)據(jù)在斷電恢復(fù)后被覆蓋記錄。

    針對(duì)數(shù)據(jù)被覆蓋記錄的問(wèn)題提出斷電續(xù)存技術(shù)，該技術(shù)根據(jù)儲(chǔ)芯片所有位的初始數(shù)據(jù)為1，且擦除芯片內(nèi)部數(shù)據(jù)后每位同樣為1，但所存儲(chǔ)的數(shù)據(jù)不可能均為1這一情況，記錄數(shù)據(jù)時(shí)通過(guò)查找FF操作塊完成查找斷電地址。

    數(shù)據(jù)記錄過(guò)程為：(1)檢查無(wú)效塊；(2)擦除有效塊；(3)在相應(yīng)有效塊中記錄數(shù)據(jù)，塊地址加1進(jìn)入下一個(gè)循環(huán)。如果斷電時(shí)正在進(jìn)行這3步中的任何一步，那么該block塊或下一塊中的數(shù)據(jù)必定存在一段FF塊，如果遇到突發(fā)情況設(shè)備突然斷電，檢查完成后再次上電，設(shè)備可以通過(guò)查找FF操作塊從上次采集數(shù)據(jù)結(jié)束的地方再次進(jìn)行數(shù)據(jù)的存儲(chǔ)，從而避免數(shù)據(jù)覆蓋記錄，提高設(shè)備的可靠性，以適應(yīng)更加復(fù)雜的環(huán)境。同時(shí)存儲(chǔ)的過(guò)程中采用交錯(cuò)雙頁(yè)面編程的操作方式^[15]提高存儲(chǔ)速度，使得存儲(chǔ)速度可以匹配A/D采集的速率。

    檢測(cè)FF塊流程圖如圖4所示。根據(jù)Flash制備的特質(zhì)，通過(guò)尋找FF塊并以其為起始存儲(chǔ)地址繼續(xù)存儲(chǔ)數(shù)據(jù)實(shí)現(xiàn)斷電續(xù)存的功能，確保傳感器數(shù)據(jù)記錄的完整性。

3.2 交錯(cuò)雙頁(yè)面編程

    因?yàn)橥粫r(shí)間Flash只有一個(gè)設(shè)備工作，所以每加載一次數(shù)據(jù)就必須要等待一個(gè)完整的T_PROG^[16]，其極限寫入速度4 kB/(25 ns×4 096+200 μs)=12.96 MB/s。

    交錯(cuò)雙頁(yè)面編程是以相當(dāng)于流水的方式對(duì)各個(gè)plane進(jìn)行操作，相較于使用雙頁(yè)面編程和雙平面編程方式較大幅度地提高數(shù)據(jù)的存儲(chǔ)速度；其通過(guò)先寫入chip1的plane0的block0的第0頁(yè)，緊接著再寫入chip1的plane1的block1的第0頁(yè)的方式寫入，當(dāng)再次回到chip1的plane0時(shí)，用時(shí)為25 ns×4 096×7=716.8 μs；因?yàn)?16.8 μs已經(jīng)大于TPROG理論最大值700 μs，所以其不會(huì)影響到再一次操作chip1的plane0的block0。這種方式避免了編程時(shí)間TPROG對(duì)存儲(chǔ)速度的影響，理論上可以達(dá)到40 MB/s的寫入速度，足以滿足A/D采集的速度。交錯(cuò)雙頁(yè)面編程操作Flash流程圖如圖5所示。

3.3 A/D控制邏輯

    設(shè)備上電由FPGA控制，F(xiàn)PGA根據(jù)傳感器的工作情況進(jìn)行供電。設(shè)備上電之后，首先啟動(dòng)AD7091R進(jìn)行A/D轉(zhuǎn)換。其中從高電平變成低電平，正式開始啟動(dòng)A/D轉(zhuǎn)換。數(shù)據(jù)在SCLK和的控制下輸出器件^[17]。DB11在下降沿輸出，而DB10到DB0是根據(jù)SCLK的下降沿輸出數(shù)據(jù)，在完成最后一個(gè)數(shù)據(jù)輸出之后，SDO返回高阻態(tài)。全部數(shù)據(jù)輸出之后，SCLK為空閑低電平，確保數(shù)據(jù)準(zhǔn)確性，整個(gè)過(guò)程需要650 ns。具體邏輯如圖6所示。如果在進(jìn)行轉(zhuǎn)換時(shí)，再將拉低，重復(fù)上述周期。

4 測(cè)試結(jié)果與分析

    依據(jù)數(shù)據(jù)采集存儲(chǔ)模塊要測(cè)試的各項(xiàng)技術(shù)指標(biāo)，搭建了高速數(shù)據(jù)采集存儲(chǔ)模塊的測(cè)試平臺(tái)來(lái)進(jìn)行單機(jī)測(cè)試，整個(gè)平臺(tái)由地面測(cè)試臺(tái)、讀數(shù)裝置、上位機(jī)軟件、測(cè)試電纜網(wǎng)以及待測(cè)的數(shù)據(jù)采集存儲(chǔ)模塊組成。

    設(shè)備上電后，開始采集傳感器信號(hào)，一段時(shí)間之后再斷電。斷電2 min之后再上電，分析采集回的數(shù)據(jù)，通過(guò)判斷幀尾“EB90”和幀計(jì)數(shù)，可以確定數(shù)據(jù)準(zhǔn)確無(wú)誤，數(shù)據(jù)如圖7所示。該模塊成功解決了存儲(chǔ)模塊因斷電或切換電源后重新記錄的數(shù)據(jù)會(huì)覆蓋原有數(shù)據(jù)的問(wèn)題，同時(shí)該模塊的存儲(chǔ)速度達(dá)到30.72 MB/s，實(shí)現(xiàn)了數(shù)據(jù)的快速存儲(chǔ)和實(shí)時(shí)存儲(chǔ)。

5 結(jié)論

    本文提出了一種基于雙模式供電、斷電續(xù)存和交錯(cuò)雙頁(yè)面編程技術(shù)的數(shù)據(jù)采集存儲(chǔ)模塊，該模塊實(shí)現(xiàn)了預(yù)期功能，成功解決了因設(shè)備斷電而導(dǎo)致的設(shè)備采集數(shù)據(jù)不準(zhǔn)確的問(wèn)題，并且設(shè)備同時(shí)具備實(shí)時(shí)存儲(chǔ)數(shù)據(jù)、存儲(chǔ)速度快的優(yōu)點(diǎn)。模塊的整體尺寸較小，集成化較高，具有極好的環(huán)境適應(yīng)性，能長(zhǎng)時(shí)間工作在惡劣環(huán)境下。該模塊為部分需要搭載大量傳感器且需要長(zhǎng)時(shí)間采集、快速存儲(chǔ)大量數(shù)據(jù)的彈載設(shè)備提供了可能。

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作者信息:

王琳瑋1，邵星靈1，楊  衛(wèi)1，荊  誠(chéng)2

(1.中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原030051；2.北京宇航系統(tǒng)工程研究所，北京100076)