引言
近些年來(lái)，隨著集成電路制造工藝和制造技術(shù)的發(fā)展，SRAM存儲(chǔ)芯片在整個(gè)SoC芯片面積中所占比例越來(lái)越大，而SRAM的功耗也成為整個(gè)SoC芯片的主要部分。同時(shí)，CPU的工作頻率逐年提高，從1999年的1．2 GHz增長(zhǎng)到2010年的3．4 GHz。而且，這一趨勢(shì)還在進(jìn)一步加強(qiáng)。CPU工作頻率的增加對(duì)SRAM的工作頻率提出很高的要求。
針對(duì)以上，提出位線循環(huán)充電(CRSRAM)SRAM結(jié)構(gòu)，它主要是通過(guò)降低位線電壓的擺幅來(lái)降低功耗。采用雙模式自定時(shí)電路(DMST)則主要是根據(jù)讀寫(xiě)周期的不同來(lái)產(chǎn)生不同的時(shí)序信號(hào)，從而提高讀寫(xiě)速度?；诓煌琒RAM存儲(chǔ)陣列結(jié)構(gòu)，雖然這種技術(shù)能有效地改善SRAM的功耗和速度，但它們卻從來(lái)沒(méi)有被有效地結(jié)合在一起。
本文的主要內(nèi)容就是設(shè)計(jì)并仿真基于位線循環(huán)充電SRAM結(jié)構(gòu)的雙模式自定時(shí)電路(DMST CRSRAM)，并將其仿真結(jié)果與傳統(tǒng)結(jié)構(gòu)相比較，由此可以看出這兩種結(jié)構(gòu)在速度和功耗方面的優(yōu)勢(shì)。
1 多級(jí)位線位SRAM結(jié)構(gòu)及工作原理
如圖1所示，多級(jí)位線SRAM(HBLSA-SRAM)的主要原理是利用兩級(jí)位線和局部靈敏放大器來(lái)使主位線寫(xiě)入周期中的，BL和BLB上的電壓擺幅是一個(gè)很小值，而通過(guò)局部靈敏放大器將這個(gè)電壓放大為VDD到0的大擺幅信號(hào)輸入到局部位線上。這樣，位線的電壓擺幅減少，而且VDD到O的大擺幅寫(xiě)入保證了足夠的寫(xiě)裕度。
HBLSA-SRAM不僅可以降低位線的電壓擺幅，還可以有效地減小位線的電容負(fù)載。位線的負(fù)載電容很大程度上取決于位線上連接的MOS管數(shù)量。如圖1所示，在每一個(gè)Group中有M個(gè)存儲(chǔ)單元，而一共有N個(gè)Group，所以總共有M×N個(gè)存儲(chǔ)單元。對(duì)于一個(gè)傳統(tǒng)的SRAM結(jié)構(gòu)有如此的容量，那么其位線上一共會(huì)接M×N個(gè)MOS管。但對(duì)于HBLSA-SRAM來(lái)說(shuō)，將連接到主位線和局部位線的MOS管加在一起也不過(guò)N+M+5個(gè)。其中，對(duì)于主位線一共連接N個(gè)MOS管，而局部位線一共連接M+5個(gè)MOS管，M為M個(gè)存儲(chǔ)單元的傳輸管，有1個(gè)來(lái)自與主位線連接的MOS管，另外4個(gè)來(lái)自局部的靈敏放大器。所以，不但位線擺幅顯著下降，而且位線電容負(fù)載也下降了。
HBLSA-SRAM的讀寫(xiě)功耗與傳統(tǒng)的SRAM比較如下：
(1)對(duì)于寫(xiě)入功耗
傳統(tǒng)的SRAM：
式中：PBL代表主位線上的功耗；PSBL代表局部位線上的功耗；CBL代表局部位線的電容負(fù)載；CSBL代表主位線的電容負(fù)載；CCVBL代表傳統(tǒng)結(jié)構(gòu)位線的電容負(fù)載；VBL代表局部位線的電壓擺幅。通過(guò)之前的分析，有(CBL+CSBL)
傳統(tǒng)的SRAM：
式中：VCVBL代表讀出傳統(tǒng)結(jié)構(gòu)的位線電壓擺幅?？梢哉J(rèn)為，VCVBL和VBL近似相等，所以HBLSA-SRAM的讀出功耗也小于傳統(tǒng)的SRAM。
2 基于位線循環(huán)充電SRAM模式的自定時(shí)電路設(shè)計(jì)
將位線循環(huán)充電SRAM的結(jié)構(gòu)與雙模式自定時(shí)電路相結(jié)合，為了進(jìn)一步減小CRSRAM的功耗和優(yōu)化器讀寫(xiě)延時(shí)，提出基于位線循環(huán)充電SRAM的雙模式自定時(shí)電路結(jié)構(gòu)(DMST CRSRAM)。其時(shí)序控制電路如圖2所示。
為了使CRSRAM和雙模式自定時(shí)電路更有效地結(jié)合起來(lái)，對(duì)CRSRAM的基本結(jié)構(gòu)做了三個(gè)主要的改變。
(1)傳統(tǒng)CRSRAM結(jié)構(gòu)中，位線電壓在每次讀操作之前都要被預(yù)充到VDD。這樣有兩個(gè)缺點(diǎn)：一是增加了額外的讀寫(xiě)操作轉(zhuǎn)換的控制電路，以及將位線電壓預(yù)充到不同電壓的電路。二是預(yù)充電到VDD增加了額外的位線擺幅。如果讀寫(xiě)操作交替出現(xiàn)的話，那么預(yù)充電會(huì)消耗很大的功耗。
這里設(shè)計(jì)的電路結(jié)構(gòu)中，不論讀操作還是寫(xiě)操作都是以同樣的位線電壓開(kāi)始的。這樣做會(huì)導(dǎo)致在讀操作中，從存儲(chǔ)單元到位線的充放電電流會(huì)使位線上的電壓出現(xiàn)浮動(dòng)，位線上的電荷會(huì)有無(wú)法完全預(yù)計(jì)的損失或增加，由于沒(méi)有了預(yù)充電電路，位線的電荷不可完全預(yù)計(jì)的變化會(huì)對(duì)電路的讀寫(xiě)能力產(chǎn)生影響。但是，由于位線的電容負(fù)載較大，而存儲(chǔ)管的驅(qū)動(dòng)能力較小，所以讀操作對(duì)位線的電荷的影響不會(huì)使電路功能出現(xiàn)問(wèn)題。
(2)為了使控制電路變得簡(jiǎn)潔，把求值模式放在平衡模式的前面。這樣，時(shí)序控制時(shí)只要控制求值模式的時(shí)間長(zhǎng)度，而將時(shí)鐘周期的剩余時(shí)間直接作為平衡模式的時(shí)間長(zhǎng)度。因?yàn)?，平衡模式與求值模式不同，過(guò)長(zhǎng)的平衡模式時(shí)間不會(huì)增加額外的功耗。
(3)由于寫(xiě)入時(shí)CRSRAM的位線電壓是小擺幅，所以為了確保寫(xiě)入操作的正確和提高寫(xiě)入的速度，用7管結(jié)構(gòu)的存儲(chǔ)單元代替?zhèn)鹘y(tǒng)的6管單元結(jié)構(gòu)的存儲(chǔ)單元。7管結(jié)構(gòu)的存儲(chǔ)單元的結(jié)構(gòu)如圖2所示。其工作原理：每次在讀操作中，先是QE=1，將存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)消掉，再將Q0和Q1的點(diǎn)位拉到同一值。這樣，小的位線電壓擺幅可以順利寫(xiě)入。
如圖2所示，DMST CRSRAM的時(shí)序控制電路包括四個(gè)部分：復(fù)制陣列、雙模式電壓監(jiān)測(cè)器(DMVD)、時(shí)序控制單元(TCU)和QE信號(hào)產(chǎn)生電路(QEG)。
在復(fù)制列上，原本的Exchanger被化簡(jiǎn)成DIN均為1時(shí)的情況，而且復(fù)制列上所有的虛擬存儲(chǔ)管的Q0被強(qiáng)制為0，Q1被強(qiáng)制為1。所以在求值模式中，DBL的電壓被上拉，而DBLB的電壓被下拉。那么Q0的邏輯0會(huì)提供給DBL一個(gè)下拉電流，以減緩其電壓的上升，同樣Q1的邏輯1會(huì)提供給DBLB一個(gè)上拉電流，以減緩其電壓的下降。所以，這樣就在虛擬位線上模擬了位線電壓在最慢情況下的變化過(guò)程，即可以確保真實(shí)位線上的電壓在DMVD觸發(fā)前就已經(jīng)達(dá)到了操作所需的電壓值。
DMVD由兩個(gè)參考電壓不同的比較器以及由讀寫(xiě)使能信號(hào)WEN控制的兩個(gè)傳輸管組成。靈敏放大器用來(lái)監(jiān)測(cè)DBL和DBLB上的電壓差，一旦達(dá)到了預(yù)定的參考電壓值便被觸發(fā)，而WEN控制的傳輸管負(fù)載分別在讀周期和寫(xiě)周期，使其對(duì)應(yīng)的靈敏放大器被觸發(fā)后，其輸出作為信號(hào)P輸入到時(shí)序控制單元TCU。
TCU本質(zhì)是一個(gè)異步電平觸發(fā)電路，其工作情況如下：當(dāng)CLK上升沿到來(lái)后，GTC也隨之上升；而當(dāng)P信號(hào)上升沿到來(lái)，GTC信號(hào)則回落到低電平。GTCN為GTC的反向信號(hào)。QE信號(hào)產(chǎn)生電路(QEG)，當(dāng)只有CLK上升沿時(shí)，由于延時(shí)單元的作用，QEN信號(hào)為高電平，脈寬為延時(shí)時(shí)間。而WEN控制QEN信號(hào)只有在WEN=1時(shí)(寫(xiě)周期)才輸出QE信號(hào)。接下來(lái)，可以利用GTC和GTCN去控制整個(gè)電路。其中，A[i]代表行譯碼；A[j]代表列譯碼。在寫(xiě)周期之中，CLK上升輸入到TCU之中，GTC變?yōu)楦唠娖?，同時(shí)GTCN變?yōu)榈碗娖剑浑S后EQ變?yōu)榈碗娖?，平衡模式結(jié)束。對(duì)于列選中的位線，EV和WL變?yōu)楦唠娖?，進(jìn)入求值模式。寫(xiě)周期EV信號(hào)也作用在虛擬位線上，使其產(chǎn)生電壓差，當(dāng)虛擬位線上的電壓差到達(dá)足以寫(xiě)入數(shù)據(jù)時(shí)，DMVD被觸發(fā)產(chǎn)生P信號(hào)，P信號(hào)輸入到TCU之中，使GTC再次變?yōu)榈碗娖?，GTCN變回高電平；隨即，EV和WL變?yōu)榈碗娖?，EQ變回高電平，電路從求值模式轉(zhuǎn)變?yōu)槠胶饽Ｊ?。在平衡模式中，所有的位線包括虛擬位線的電壓都被充放電回到初始值。這次寫(xiě)操作結(jié)束，電路對(duì)下一次的操作做好準(zhǔn)備。
在讀操作中，這個(gè)過(guò)程是類似的。CLK上升輸入到TCU之中，GTC變?yōu)楦唠娖?，同時(shí)GTCN變?yōu)榈碗娖?；隨后EQ變?yōu)榈碗娖?，平衡模式結(jié)束。不同的是，讀周期中，EV信號(hào)一直為低電平，所以只有WL上升到高電平，才進(jìn)入求值模式。此時(shí)，DWL信號(hào)也上升到高電平，使虛擬存儲(chǔ)單元下拉DBL上的電壓，當(dāng)DBL上的電壓足夠低時(shí)，DMVD被觸發(fā)產(chǎn)生P信號(hào)，信號(hào)輸入到TCU中，使GTC再次變?yōu)榈碗娖?，GTCN變回高電平；隨后，D-WL和WL變?yōu)榈碗娖?，EQ變回高電平，電路從求值模式轉(zhuǎn)變?yōu)槠胶饽Ｊ?。在平衡模式中，所有的位線包括虛擬位線的電壓都被充放電回到初始值。這次讀操作結(jié)束，電路對(duì)下一次的操作做好準(zhǔn)備。
3 結(jié)語(yǔ)
雙模式自定時(shí)技術(shù)分別針對(duì)讀寫(xiě)周期產(chǎn)生不同的時(shí)序信號(hào)，并借此來(lái)改善SRAM的時(shí)鐘周期和功耗。雙模式自定時(shí)技術(shù)考慮了位線上的寄生電容和電阻，存儲(chǔ)單元不同的寫(xiě)入響應(yīng)時(shí)間，以及依賴于存儲(chǔ)數(shù)據(jù)的位線的漏電流。仿真結(jié)果說(shuō)明，這種雙模式自定時(shí)技術(shù)使時(shí)鐘周期降低了16％～30．7％，寫(xiě)入功耗降低了15％～22．7％。