最近，chiplet這個(gè)概念熱了起來，從美國DARPA的CHIPS項(xiàng)目到Intel的Foveros等，都把chiplet看成是未來芯片的重要基礎(chǔ)技術(shù)。簡單來說，chiplet技術(shù)就是像搭積木一樣，把一些預(yù)先生產(chǎn)好的能實(shí)現(xiàn)特定功能的芯片裸片（die）通過先進(jìn)的集成技術(shù)（比如3D integration等）集成封裝在一起，形成一個(gè)系統(tǒng)芯片(SoC)。而這些基本的裸片就是chiplet。從這個(gè)意義上來說，chiplet就是一個(gè)新的IP復(fù)用模式。未來，以chiplet模式集成的芯片會(huì)是一個(gè)“超級(jí)”異構(gòu)系統(tǒng)，可以為AI計(jì)算帶來更多的靈活性和新的機(jī)會(huì)。

　　chiplet模式興起

　　chiplet的概念其實(shí)很簡單，就是硅片級(jí)別的”復(fù)用”。設(shè)計(jì)一個(gè)系統(tǒng)級(jí)芯片，以前的方法是從不同的IP供應(yīng)商購買一些IP，軟核（代碼）或硬核（版圖），結(jié)合自研的模塊，集成為一個(gè)SoC，然后在某個(gè)芯片工藝節(jié)點(diǎn)上完成芯片設(shè)計(jì)和生產(chǎn)的完整流程。未來，對(duì)于某些IP，你可能不需要自己做設(shè)計(jì)和生產(chǎn)了，而只需要購買別人己經(jīng)做好的硅片(管芯)，然后在一個(gè)封裝里集成起來，形成一個(gè)SiP（System in Package）。所以chiplet也是一種IP，但它是以硅片的形式提供,而不是之前依軟件形式。

　　從這段描述來看chiplet可以說是一種新的芯片設(shè)計(jì)模式，要實(shí)現(xiàn)chiplet這種新的IP復(fù)用模式，首先要具備的技術(shù)基礎(chǔ)就是先進(jìn)的芯片集成封裝技術(shù)。SiP的概念其實(shí)很早就有，把多個(gè)芯片裝在一個(gè)封裝里也有很久的歷史了。但要實(shí)現(xiàn)chiplet這種高靈活度，高性能，低成本的芯片復(fù)用愿景，必須要具備有先進(jìn)的芯片集成技術(shù)，比如Intel最近提出的EMIB,Foveros，3D集成技術(shù)等。

　　未來芯片設(shè)計(jì)中，產(chǎn)品的功能，成本與上市時(shí)間等是主要因素，如果你想把所有東西都集成在一個(gè)芯片上，導(dǎo)致芯片的面積會(huì)很大,需要很長的時(shí)間。如果你想使用先進(jìn)的制造工藝，它的成本會(huì)更高,越來越不切實(shí)際。更為重要的是未來的許多器件，使用的材料也并非一定是硅材料，可能是鍺，III-V族，碳化硅等，因此如果能把一個(gè)復(fù)雜的芯片分解成若干個(gè)子系統(tǒng)，而其中有些子系統(tǒng)可能是標(biāo)準(zhǔn)化的產(chǎn)品，就是chiplet中的某一種，最后把它封裝在一體。它是近期半導(dǎo)體業(yè)在后摩爾定律的方向之一，通俗說就是“異質(zhì)集成”，或者叫“異構(gòu)集成”。

　　Chiplet典型范例

　　英特爾實(shí)際上有幾種不同的芯片組解決方案，它有助于揭示未來的芯片組三個(gè)發(fā)展方向，顯然臺(tái)積電等也擁有獨(dú)特的封裝技術(shù)，由此拿到了蘋果的處理器芯片訂單。

　　英特爾的EMIB(Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯(lián)橋接)封裝技術(shù)理念與2.5D封裝類似，但技術(shù)水平更高。

　　EMIB在本質(zhì)上是一種非常薄的硅中介層(interposer)，上面有密度非常高的互聯(lián)結(jié)構(gòu)，我們把它們成為微凸塊，EMIB的密度遠(yuǎn)高于在其它標(biāo)準(zhǔn)封裝基板上發(fā)現(xiàn)的那種密度。微凸塊是一些微小的焊球，可以把一個(gè)芯片連接到另一個(gè)芯片上，后者連接到封裝內(nèi)的高密度互聯(lián)結(jié)構(gòu)上。

　　使用EMIB能把GPU和HBM(高帶寬內(nèi)存)集成在一起，使用了封裝內(nèi)部的HBM接口。然后我們?cè)跇?biāo)準(zhǔn)電路板級(jí)接口上使用了PCI Express，用它來承接GPU和CPU的功能。

　　另一個(gè)例子是Stratix 10 FPGA。它實(shí)際上是英特爾首次展示的EMIB解決方案。Stratix 10的中心是一個(gè)英特爾的FPGA，圍繞著它有六個(gè)小芯片。其中，有四個(gè)是高速收發(fā)器，兩個(gè)是高帶寬內(nèi)存，它們都裝在一個(gè)封裝之中。這個(gè)例子中集成了來自三家代工廠、使用了六種不同的代工節(jié)點(diǎn)生產(chǎn)出來的芯片組。因此，Stratix 10進(jìn)一步證明了不同代工廠生產(chǎn)的器件之間的互操作性。

　　此外，這顆芯片中使用了一種被稱為AIB的行業(yè)標(biāo)準(zhǔn)硅片到硅片接口，這是英特爾的高級(jí)接口總線。這是英特爾專為這種芯片設(shè)計(jì)的總線接口標(biāo)準(zhǔn)，它是實(shí)現(xiàn)封裝內(nèi)部高帶寬、邏輯到邏輯器件互聯(lián)的重要支撐?？梢哉f，HBM是用于內(nèi)存集成的第一個(gè)標(biāo)準(zhǔn)，而AIB是用于邏輯器件集成的第一個(gè)標(biāo)準(zhǔn)。

　　第三個(gè)例子是英特爾的Foveros解決方案，這是邏輯器件上堆疊邏輯器件的芯片方案，在2017年12月份首次提到該方案，并在2018年一月份的CES展會(huì)上發(fā)布了一款產(chǎn)品-Lakefield。它是一種芯片組集成，不過它不是水平堆疊，而是垂直堆疊。

　　對(duì)于這種邏輯器件上堆疊邏輯器件方案，可能需要更長的時(shí)間才能把它演化成一種工業(yè)領(lǐng)域的標(biāo)準(zhǔn)。因?yàn)樗@上面的芯片基本上都是共同設(shè)計(jì)的。在邏輯器件上堆疊內(nèi)存可能會(huì)是最先衍生出三維堆疊開發(fā)標(biāo)準(zhǔn)的地方。

　　散熱是最大的問題。其實(shí)，你也可以想象，硅片堆疊會(huì)讓任何類型的散熱問題都變得更為棘手。因此，我們確實(shí)需要繼續(xù)規(guī)劃分層，以適應(yīng)、調(diào)整各個(gè)熱點(diǎn)。此外，我們還需要考慮整個(gè)系統(tǒng)的架構(gòu)設(shè)計(jì)問題。三維堆疊不僅僅涉及到物理架構(gòu)，它能一直影響到架構(gòu)決策，而且是整個(gè)CPU/GPU和系統(tǒng)的架構(gòu)。

　　對(duì)于芯片組還需要建立新的測(cè)試技術(shù)和標(biāo)準(zhǔn)。

　　圍繞測(cè)試的行業(yè)標(biāo)準(zhǔn)非常重要。通常而言，對(duì)于一個(gè)完整的封裝里的器件進(jìn)行測(cè)試。首先需要把一個(gè)一個(gè)能正常工作的芯片組放到封裝內(nèi)，但是即便每個(gè)芯片組能正常工作，也很難保證集成在一起的大芯片能正常工作，然而這種測(cè)試需要設(shè)置另外的精細(xì)pad來放探針。

　　最后一個(gè)也很明顯，就是機(jī)械標(biāo)準(zhǔn)，微凸塊的放置和它們之間的通路也需要有標(biāo)準(zhǔn)來支持互操作性。

　　很多chiplet模式的問題最終都需要EDA工具的改進(jìn)來給出答案，需要EDA工具從架構(gòu)探索，到芯片實(shí)現(xiàn)，甚至到物理設(shè)計(jì)的全面支持。

　　chiplet模式的挑戰(zhàn)

　　首先當(dāng)然是集成技術(shù)的挑戰(zhàn)。chiplet模式的基礎(chǔ)還是先進(jìn)的封裝技術(shù)，必須能夠做到低成本和高可靠性。這部分主要看foundry和封裝廠商。隨著先進(jìn)工藝部署的速度減緩，封裝技術(shù)逐漸成為大家關(guān)注的重點(diǎn)。此外，集成技術(shù)的挑戰(zhàn)還來自集成標(biāo)準(zhǔn)?；氐紺HIPS項(xiàng)目，可以看出，該項(xiàng)目的重點(diǎn)就是設(shè)計(jì)工具和集成標(biāo)準(zhǔn)。Intel的AIB（Advanced Interface Bus）就是一個(gè)硅片到硅片的互聯(lián)標(biāo)準(zhǔn)，如果未來能夠成為業(yè)界的標(biāo)準(zhǔn)（類似ARM的AMBA總線標(biāo)準(zhǔn)的作用），則chiplet的模式就可能更快的普及。還有，對(duì)于這種“超級(jí)”異構(gòu)系統(tǒng)，其更大的優(yōu)化空間也同時(shí)意味著架構(gòu)優(yōu)化的難度也會(huì)大大增加。

　　除了集成技術(shù)之外，chiplet模式能否成功的另一個(gè)大問題是質(zhì)量保障。我們?cè)谶x擇IP的時(shí)候，除了PPA(power,performance and cost)之外，最重要的一個(gè)考量指標(biāo)就是IP本身的質(zhì)量問題。IP本身有沒有bug，接入系統(tǒng)會(huì)不會(huì)帶來問題，有沒有在真正的硅片上驗(yàn)證過等等。在目前的IP復(fù)用方法中，對(duì)IP的測(cè)試和驗(yàn)證已經(jīng)有比較成熟的方法。但是對(duì)于chiplet來說，這還是個(gè)需要探索的問題。雖然，相對(duì)傳統(tǒng)IP，chiplet是經(jīng)過硅驗(yàn)證的產(chǎn)品，本身保證了物理實(shí)現(xiàn)的正確性。但它仍然有個(gè)良率的問題，而且如果SiP其中的一個(gè)硅片有問題，則整個(gè)系統(tǒng)都會(huì)受影響，代價(jià)很高。因此，集成到SiP中的chiplet必須保證100%無故障。從這個(gè)問題延伸，還有集成后的SiP如何進(jìn)行測(cè)試的問題。將多個(gè)chiplet封裝在一起后，每個(gè)chiplet能夠連接到的芯片管腳更為有限，有些chiplet可能完全無法直接從芯片外部管腳直接訪問，這也給芯片測(cè)試帶來的新的挑戰(zhàn)。

　　因此chiplet尚是個(gè)新生亊物,目前至少能供選擇的芯片組并不很多,另外它還面臨如下一些挑戰(zhàn)：

　　眼下還沒有標(biāo)準(zhǔn)的方法貼裝或堆壘芯片組；

　　裸芯片到裸芯片的互連方案很昂貴；

　　設(shè)計(jì)和制造之間還有缺口，例如如何驗(yàn)證和測(cè)試芯片組；

　　有一點(diǎn)目前還不是很清楚：一旦它們被制造出來交給集成商和封裝廠以后, 誰將來負(fù)責(zé)這些芯片組。