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干貨 | 如何通過 Vivado Synthesis 中的 URAM 矩陣自動流水線化來實現(xiàn)最佳時序性能

2019-07-24
關(guān)鍵詞: VivadoSynthesis URAM 矩陣

  通過在矩陣結(jié)構(gòu)中連接多個 URAM,從可用的 URAM 原語實現(xiàn)大容量深存儲器。

  矩陣由 URAM 的行和列組成。一列中的 URAM 使用內(nèi)置級聯(lián)電路級聯(lián),且多列 URAM 通過外部級聯(lián)電路互連,這被稱為水平級聯(lián)電路。

  作為示例,圖 1 示出了針對 64K 深 x 72 位寬存儲器的 4x4 URAM 矩陣的矩陣分解。

微信圖片_20190724122756.jpg

  4 行 4 列的 URAM 矩陣(可實現(xiàn) 64K 深 72 位寬的存儲器)

  在沒有流水線設計的情況下,深度聯(lián)結(jié)構(gòu)會導致內(nèi)存訪問出現(xiàn)大的時鐘輸出延遲。  例如,在默認情況下,上述 URAM 矩陣可以達到約 350 MHz。要以更快的速度訪問內(nèi)存,應插入流水線。如果在網(wǎng)表中指定了一定數(shù)量的輸出時延,Vivado Synthesis 即會自動實現(xiàn)此功能。

  指定 RTL 設計中的流水線

  有兩種方法可以用來指定 RTL 設計中的流水線的用途,可以通過使用 XPM 流程,也可以通過行為 RTL 來推斷內(nèi)存。

  如果 RTL 設計通過 XPM 流程來創(chuàng)建 URAM 內(nèi)存,則用戶可以將對流水線的要求指定為 XPM 實例的參數(shù)。參數(shù)“READ_LATENCY_A/B”用于捕獲內(nèi)存的時延要求。

  可用的流水線階段數(shù)是 LATENCY 值減去 2。  例如,如果 Latency 設置為 10,則允許 8 個寄存器階段用于流水線操作。另外兩個寄存器可用來創(chuàng)建 URAM 本身。

微信圖片_20190724122803.jpg

  如果用戶使用 Vivado 用戶指南中提供的模板來編寫 RTL,并通過此方法來創(chuàng)建 URAM,那么,他們可以在 URAM 的輸出時創(chuàng)建盡可能多的寄存器階段。唯一的要求是,與數(shù)據(jù)一起,流水線寄存器的啟用也需要流水線化。

  圖 3 顯示數(shù)據(jù)和流水線的啟用。


微信圖片_20190724122859.jpg

  URAM 塊輸出時的數(shù)據(jù)及流水線啟用規(guī)范

  圖 4 示出了 RTL 級 RAM 流水線設計示例。

  用來指定數(shù)據(jù)和流水線啟用的 verilog 模板

微信圖片_20190724122903.jpg

  分析日志文件:

  Vivado Synthesis 根據(jù)上下文環(huán)境和場景發(fā)布與 URAM 流水線相關(guān)的不同消息。下表說明要在 vivado.log 文件中查找的一些消息和要采取的相應操作。

  請注意,推薦的流水線階段基于可實現(xiàn)最高性能 (800 MHz+) 的完全流水線化的矩陣。此建議不受實際時序約束的限制。

  時間性能估計:

  下表說明流水線寄存器的數(shù)量與可實現(xiàn)的最大估計頻率之間的關(guān)系。

  請注意,實際的時間數(shù)仍將取決于最終地點和路線結(jié)果。

微信圖片_20190724122956.jpg

  下列數(shù)字基于 speedgrade-2 Virtex? UltraScale+? 部件以及我們使用 4x4 矩陣實現(xiàn)的 64K x 72 URAM 示例工程。

  數(shù)據(jù)路徑延遲具有以下一個或多個組件。

  Tco = 1.38 ns, Clk To CascadeOut on URAM

  Tco = 0.82 ns, Clk To CascadeOut on URAM with OREG=true

  Tco = 0.726 ns, Clk to Dataout on URAM with OREG=true, CASCADE_ORDER = LAST

  URAM -> URAM 級聯(lián)延遲 = 0.2 ns

  URAM -> LUT 信號網(wǎng)絡延遲 = 0.3 ns

  LUT 傳輸延遲 = 0.125 ns

  LUT -> LUT 信號網(wǎng)絡延遲 = 0.2 ns

  LUT5 -> FF 延遲 = 0.05

微信圖片_20190724122953.jpg

  結(jié) 論

  URAM 原語是創(chuàng)建容量非常大的 RAM 結(jié)構(gòu)的有效方法。  它們被設置為易于級聯(lián)以便在您的設計中創(chuàng)建容量更大的 RAM。

  但是,太多這類結(jié)構(gòu)級聯(lián)在一起可能會通過 RAM 產(chǎn)生很大的延遲。從長遠來看,花時間讓您的 RAM 完全流水線化會帶來很多好處。

  URAM 原語是創(chuàng)建容量非常大的 RAM 結(jié)構(gòu)的有效方法。  它們被設置為易于級聯(lián)以便在您的設計中創(chuàng)建容量更大的 RAM。

  但是,太多這類結(jié)構(gòu)級聯(lián)在一起可能會通過 RAM 產(chǎn)生很大的延遲。從長遠來看,花時間讓您的 RAM 完全流水線化會帶來很多好處。


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