《電子技術(shù)應(yīng)用》
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高速接口JESD204B的靈敏放大器設(shè)計(jì)
2019年電子技術(shù)應(yīng)用第5期
曹 源,張春茗,呂新為
西安郵電大學(xué) 電子工程學(xué)院,陜西 西安710121
摘要: 采用UMC 28 nm CMOS工藝,在低電源電壓下設(shè)計(jì)實(shí)現(xiàn)了一種高速、低失調(diào)的靈敏放大器。在傳統(tǒng)差分放大器、AB類鎖存器等電路的基礎(chǔ)上進(jìn)行改進(jìn),提出了一種新型結(jié)構(gòu)的靈敏放大器。利用Cadence軟件進(jìn)行電路設(shè)計(jì)和功能仿真。仿真結(jié)果表明,所設(shè)計(jì)的電路在1.05 V的低電源電壓、5/10 GHz時(shí)鐘下,其失調(diào)電壓分別為0.2 mV/0.8 mV,傳輸延遲分別為50 ps/42 ps,功耗分別為0.37 mW/0.44 mW。因此,所設(shè)計(jì)的靈敏放大器適用于高速接口JESD204B模數(shù)轉(zhuǎn)換模塊。
中圖分類號(hào): TN432
文獻(xiàn)標(biāo)識(shí)碼: A
DOI:10.16157/j.issn.0258-7998.182324
中文引用格式: 曹源,張春茗,呂新為. 高速接口JESD204B的靈敏放大器設(shè)計(jì)[J].電子技術(shù)應(yīng)用,2019,45(5):23-26.
英文引用格式: Cao Yuan,Zhang Chunming,Lv Xinwei. Sensitive amplifier design for high speed interface JESD204B[J]. Application of Electronic Technique,2019,45(5):23-26.
Sensitive amplifier design for high speed interface JESD204B
Cao Yuan,Zhang Chunming,Lv Xinwei
School of Electronic Engineering,Xi′an University of Posts & Telecommunications,Xi′an 710121,China
Abstract: This paper introduces a high-speed, low-offset sense amplifier with low supply voltage in UMC 28 nm CMOS process. The paper presents a novel structure of the sense amplifier which bases on the traditional differential amplifier, class AB latch and other circuits. It′s designed and verified in Cadence. The simulation results show that the proposed design exhibits 0.2 mV/0.8 mV offset voltage, 63 ps/44 ps delay, 0.37 mW/0.44 mW power dissipation respectively with 1.05 V supply voltage when the clock signal at the 5/10 GHz. Therefore, the proposed sense amplifier is satisfied for the analog-to-digital converter of high-speed interface JESD204B.
Key words : sensor amplifier;28 nm CMOS process;low power supply voltage;JESD204B

0 引言

    隨著通信技術(shù)的不斷發(fā)展,信息處理速度逐漸提高,數(shù)據(jù)的吞吐量也越來(lái)越大,而高速接口協(xié)議JESD204B則很好地解決了相關(guān)問題。

    靈敏放大器也可以稱為帶時(shí)鐘控制的比較器,因其具有檢測(cè)小擺幅信號(hào)并將其快速放大為全擺幅邏輯信號(hào)的功能,被廣泛用于各種數(shù)字及模擬電路中,例如存儲(chǔ)器、數(shù)據(jù)接收器等。本文設(shè)計(jì)的靈敏放大器是高速接口JESD204B模數(shù)轉(zhuǎn)換模塊。對(duì)于靈敏放大器的設(shè)計(jì),需要考慮失調(diào)、速度、功耗等相關(guān)性能指標(biāo)。因?yàn)楣饪碳夹g(shù)和隨機(jī)摻雜波動(dòng)在納米器件制造時(shí)會(huì)引起工藝偏差[1],導(dǎo)致相同器件之間出現(xiàn)參數(shù)失配,影響電路性能??蓮慕Y(jié)構(gòu)上進(jìn)行優(yōu)化,從而改善失調(diào)電壓[2-3];為了提升速度,可通過(guò)多相位預(yù)充[4]或者采用預(yù)充電模式[5]進(jìn)行改善;為了降低功耗,可對(duì)時(shí)序控制電路進(jìn)行優(yōu)化[6];雖說(shuō)靈敏放大器的性能在不斷地優(yōu)化,但納米級(jí)晶體管給CMOS電路的設(shè)計(jì)帶來(lái)了一定的影響[7],因此針對(duì)此方面的研究還有待進(jìn)一步深入。

    本文基于UMC 28 nm CMOS工藝,在低電源電壓和高時(shí)鐘信號(hào)頻率下,結(jié)合相關(guān)的電路性能指標(biāo),設(shè)計(jì)了一種采用兩級(jí)預(yù)放大結(jié)構(gòu)以及AB類鎖存器電路的靈敏放大器,各項(xiàng)性能有所改善。

1 靈敏放大器的設(shè)計(jì)

1.1 靈敏放大器整體架構(gòu)

    本文設(shè)計(jì)的靈敏放大器電路,整體框架如圖1所示。電路由前置放大電路、CMOS鎖存電路以及SR鎖存器電路構(gòu)成。電路通過(guò)時(shí)鐘信號(hào)CLK控制,當(dāng)CLK為高電平時(shí)電路進(jìn)入復(fù)位階段,當(dāng)CLK為低電平時(shí)電路進(jìn)入放大階段。

1.2 前置放大電路

    靈敏放大器最為重要的性能指標(biāo)便是失調(diào)電壓ΔV,可定義為[8]

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其中VOH為輸出高電平;VOL為輸出低電平;Av為增益。根據(jù)式(1),在輸出信號(hào)電壓差恒定時(shí),失調(diào)電壓與增益成反比。因此將放大器設(shè)置為兩級(jí)。第一級(jí)預(yù)放大電路如圖2所示,是一個(gè)基本的差分放大電路。

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    在基本差分放大電路的基礎(chǔ)上添加具有隔離作用的M4、M5,以此降低輸入端與輸出端之間的耦合。由于電路的輸入為差分對(duì),因此如何降低器件的失配顯得尤為重要。為此可采用長(zhǎng)溝道的晶體管作為輸入對(duì)管來(lái)解決此問題,并且具有以下兩個(gè)好處:

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其中tox為管子?xùn)叛鯇雍穸?、W為管子溝道寬度、L為管子溝道長(zhǎng)度。根據(jù)式(2),晶體管的分散度與晶體管面積的平方根成反比。因此可增大管子面積以降低分散度,從而提升管子的匹配度。

    其二,改善電路跨導(dǎo),提高增益??鐚?dǎo)gm與晶體管的增益因子β、柵源電壓VGS以及晶體管的閾值電壓VTH有關(guān),即gm~β(VGS-VTH),增大L導(dǎo)致β增加,從而有效改善跨導(dǎo),提高電路增益。

    由于低電源電壓,使得輸出擺幅的余度不足。為此調(diào)整M2到M5的尺寸,達(dá)到降低晶體管漏源電壓的目的,從而改善輸出擺幅。

    第二級(jí)預(yù)放大電路如圖3所示。本級(jí)尾電流晶體管M10的柵極與時(shí)鐘信號(hào)相連,因此當(dāng)時(shí)鐘信號(hào)CLK為低時(shí),M10處于截止?fàn)顟B(tài),減少了一路電流偏置,從而降低電路的靜態(tài)功耗。同時(shí)輸入對(duì)管依舊采用長(zhǎng)溝道晶體管,進(jìn)一步降低失配的影響。

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1.3 CMOS鎖存電路

    本文所述的CMOS鎖存電路結(jié)構(gòu)如圖4所示。在AB類鎖存器電路的基礎(chǔ)上增添了兩個(gè)由時(shí)鐘信號(hào)控制的預(yù)放電管M15、M18和開關(guān)管M19、M20、M21。當(dāng)CLK為低電平時(shí),M16、M17與M22、M23分別交叉連接形成正反饋單元,此時(shí)靈敏放大器對(duì)輸入信號(hào)進(jìn)行放大。當(dāng)CLK為高電平時(shí),開關(guān)管M21導(dǎo)通,將輸入端調(diào)節(jié)到平衡狀態(tài);開關(guān)管M19、M20關(guān)斷,導(dǎo)致本級(jí)輸入端對(duì)地的直流通路關(guān)斷;預(yù)放電管M15、M18導(dǎo)通,將節(jié)點(diǎn)a、b處的電壓強(qiáng)行拉至低電平,不僅減小了電路的靜態(tài)功耗,而且平衡了復(fù)位階段輸入到下一級(jí)SR觸發(fā)器的兩個(gè)邏輯電平,削弱了CMOS鎖存電路的存儲(chǔ)效應(yīng),減小了遲滯,同時(shí)也減小了過(guò)驅(qū)動(dòng)電壓的恢復(fù)時(shí)間,從而降低了靈敏放大器的傳輸延時(shí)。

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1.4 靈敏放大器輸出級(jí)

    輸出級(jí)一般為功能器件,這樣可以為負(fù)載提供更穩(wěn)定的信號(hào)。通過(guò)本級(jí)電路不僅能夠加強(qiáng)信號(hào)的強(qiáng)度,也對(duì)整體電路有保護(hù)作用[9]。因此本文采用SR鎖存器作為輸出級(jí)。

2 電路仿真及版圖設(shè)計(jì)

    所設(shè)計(jì)電路采用UMC 28 nm CMOS工藝,并且利用Cadence軟件進(jìn)行電路仿真。

2.1 電路的功能仿真

    輸入信號(hào)vinn和vinp均為正弦信號(hào)。電路的基本功能為:當(dāng)輸入信號(hào)vinn大于vinp時(shí),輸出信號(hào)voutn為低電平,voutp為高電平;反之亦然。仿真結(jié)果如圖5所示。

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2.2 失調(diào)電壓與傳輸延時(shí)仿真

    電路的失調(diào)電壓和傳輸延時(shí)仿真結(jié)果如圖6和圖7所示。從圖6可知,當(dāng)時(shí)鐘頻率為5 GHz時(shí),失調(diào)電壓為0.2 mV。從圖7可知,當(dāng)時(shí)鐘頻率為10 GHz時(shí),失調(diào)電壓為0.8 mV。

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    定義信號(hào)的上升延時(shí)為tPLH,下降延時(shí)為tPHL,則靈敏放大器的傳輸延時(shí)為:

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    圖6和圖7表明,當(dāng)時(shí)鐘頻率為5 GHz時(shí),傳輸延時(shí)為50 ps;當(dāng)時(shí)鐘頻率為10 GHz時(shí),傳輸延時(shí)為42 ps。

2.3 電路的Monte Carlo仿真

    在CMOS模擬集成電路設(shè)計(jì)中,需要重點(diǎn)考慮由工藝變化帶來(lái)的規(guī)格誤差[10]。本文分別對(duì)時(shí)鐘頻率為5 GHz、輸入信號(hào)擺幅為0.4 mV以及時(shí)鐘頻率為10 GHz、輸入信號(hào)擺幅為0.8 mV進(jìn)行了100次的Monte Carlo仿真。其中5 GHz的仿真結(jié)果如圖8所示。

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2.4 電路的工藝角仿真

    在電路設(shè)計(jì)中,需要設(shè)計(jì)者保證器件能在某個(gè)可控的范圍之內(nèi)。通常這個(gè)范圍是以工藝角的形式給出的[10]

    本文的工藝角設(shè)置如下:其一,將電源電壓分別設(shè)置為0.945 V、1.05 V、1.155 V,每個(gè)電源電壓下再分別設(shè)置仿真溫度為-20 ℃、0 ℃、27 ℃、100 ℃,每個(gè)溫度下再分別添加工藝角tt、ss、ff、snfp、fnsp,最后將時(shí)鐘頻率設(shè)置為5 GHz和10 GHz,其中10 GHz的仿真結(jié)果如圖9所示。

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2.5 版圖設(shè)計(jì)

    圖10為靈敏放大器電路的版圖,有效面積為176.88 μm2。由于時(shí)鐘信號(hào)CLK的頻率太高,因此在繪制版圖時(shí),需將其用地線包住,以免對(duì)其他信號(hào)造成影響。

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2.6 靈敏放大器的性能比較

    表1給出了本文設(shè)計(jì)的靈敏放大器電路與其他文獻(xiàn)中同類電路的參數(shù)比較。與文獻(xiàn)[9]和[12]相比,本文的功耗較大,但是在時(shí)鐘頻率、失調(diào)電壓、傳輸延時(shí)等方面卻較優(yōu)。綜上所述,本文所設(shè)計(jì)的靈敏放大器電路性能較優(yōu)。

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3 結(jié)論

    本文提出了一種新型靈敏放大器結(jié)構(gòu),通過(guò)Cadence仿真表明,該結(jié)構(gòu)具有低電源電壓、高工作頻率、高精度、低延時(shí)、低功耗等優(yōu)點(diǎn)。因而,此電路為JESD204B高速接口的模數(shù)轉(zhuǎn)換部分提供了一種可行的方法。

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作者信息:

曹  源,張春茗,呂新為

(西安郵電大學(xué) 電子工程學(xué)院,陜西 西安710121)

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