《電子技術(shù)應(yīng)用》
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基于STT-MRAM的位邏輯運(yùn)算方案及靈敏放大器設(shè)計(jì)
2020年電子技術(shù)應(yīng)用第6期
陸楠楠，王少昊，黃繼偉
福州大學(xué) 物理與信息工程學(xué)院，福建 福州350108
摘要： 基于1T1MTJ的自旋轉(zhuǎn)移矩-磁隨機(jī)存儲器(STT-MRAM)提出了一種改進(jìn)型存內(nèi)位邏輯計(jì)算方案。該方案通過精簡2T2MTJ存內(nèi)位邏輯運(yùn)算方案提升了存儲陣列密度，通過互補(bǔ)型讀出電路增加了“與非”和“或非”的運(yùn)算功能。此外，還通過增加支路電壓穩(wěn)定電路的方法，提出了一種適用于上述方案的改進(jìn)型高速靈敏放大器?；谥行緡H55 nm LL邏輯工藝的仿真結(jié)果表明，相較于傳統(tǒng)的靈敏放大器，該方案不僅讀取速度提升了33%，在適配大型存儲陣列(CB≥0.8 pF)時還擁有更強(qiáng)的讀取能力與更優(yōu)的功率積(PDP)。
中圖分類號： TN432
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.200097
中文引用格式： 陸楠楠，王少昊，黃繼偉. 基于STT-MRAM的位邏輯運(yùn)算方案及靈敏放大器設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2020，46(6)：40-44，50.
英文引用格式： Lu Nannan，Wang Shaohao，Huang Jiwei. Bit logic operation scheme and sense amplifier design based on STT-MRAM[J]. Application of Electronic Technique，2020，46(6)：40-44，50.
Bit logic operation scheme and sense amplifier design based on STT-MRAM
Lu Nannan，Wang Shaohao，Huang Jiwei
College of Physics and Information Engineering，F(xiàn)uzhou University，F(xiàn)uzhou 350108，China
Abstract： Based on the spin transfer torque-magnetic random access memory of 1T1MTJ, an improved bit logic operation scheme in the memory is proposed in this paper. This scheme improves the storage array density by simplifying the 2T2MTJ bit logic operation scheme in the memory and increases the operation functions of "NAND " and "NOR" through the complementary readout circuit. In addition, an improved high-speed sense amplifier suitable for the above scheme is proposed by adding a branch voltage stabilizing circuit. Simulation results based on 55 nm LL logic process of SMIC show that, compared with traditional sense amplifiers, this scheme not only improves the reading speed by 33%, but also has stronger reading ability and better PDP when it is suitable for large storage arrays(CB≥0.8 pF).
Key words : spin transfer torque-magnetic random access memory；bit logic operation；high speed；sense amplifier

0 引言

    磁隨機(jī)存儲器(MRAM)利用磁隧道結(jié)(MTJ)器件的不同磁阻態(tài)來實(shí)現(xiàn)對數(shù)據(jù)的存儲[1]。MRAM不僅與現(xiàn)有的CMOS工藝兼容，還具有體積小、功耗低、訪問速度快、非易失性、近無限次讀/寫操作和抗輻射能力強(qiáng)等優(yōu)點(diǎn)[2-3]。因此,基于自旋轉(zhuǎn)移矩單元的MRAM(STT-MRAM)已成為目前最具產(chǎn)業(yè)化前景的下一代新型非易失性存儲器之一[4]。

    在傳統(tǒng)計(jì)算機(jī)體系架構(gòu)中，處理器與內(nèi)存之間有限的數(shù)據(jù)帶寬限制了系統(tǒng)整體效能與效率的提升，使其無法滿足當(dāng)前物聯(lián)網(wǎng)和大數(shù)據(jù)等新興應(yīng)用領(lǐng)域的傳感器終端收集海量數(shù)據(jù)需求[5-6]。以MRAM為代表的新型非易失性存儲器中可以直接在存儲器中實(shí)現(xiàn)高速率與低能耗的位邏輯運(yùn)算，因此成為下一代計(jì)算體系架構(gòu)的研究熱點(diǎn)[7-10]。早期的方案通過在存儲陣列內(nèi)部[7]或外部[8]添加控制邏輯電路實(shí)現(xiàn)對數(shù)據(jù)的預(yù)處理來實(shí)現(xiàn)存內(nèi)位邏輯運(yùn)算。PATTERSON D等人隨后提出了直接利用存儲單元的外圍電路(如靈敏放大器)實(shí)現(xiàn)存內(nèi)位邏輯運(yùn)算的方案，進(jìn)一步減少了芯片的面積與功耗[9]?；贛RAM的存內(nèi)位邏輯運(yùn)算方案主要以1T1MTJ[7]、2T2MTJ[9]等典型存儲陣列結(jié)構(gòu)為核心。為了在每個運(yùn)算單元中實(shí)現(xiàn)多種運(yùn)算功能，附加的邏輯控制操作數(shù)也被引入2T2MTJ陣列中來實(shí)現(xiàn)位邏輯“與”、“或”、“與非”和“或非”的運(yùn)算[9]。

    為了MRAM存儲陣列實(shí)現(xiàn)高密度、高速率與高準(zhǔn)確率的存內(nèi)位邏輯運(yùn)算，本文基于1T1MTJ存儲陣列提出了一種改進(jìn)型存內(nèi)位邏輯計(jì)算方案，通過添加一組邏輯標(biāo)記位實(shí)現(xiàn)多種位邏輯運(yùn)算功能。本文還提出了一種適用于該方案的改進(jìn)型高速靈敏放大器，通過增加支路電壓穩(wěn)定電路來提升靈敏放大器的讀取精度和存內(nèi)位邏輯運(yùn)算速度。本文使用中芯國際55 nm LL邏輯工藝庫對該電路結(jié)構(gòu)進(jìn)行了電路前仿，并在輸入輸出電容、工藝角、不同磁阻方面與采用典型電流型靈敏放大器的電路進(jìn)行了比較分析。




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作者信息:

陸楠楠，王少昊，黃繼偉

(福州大學(xué) 物理與信息工程學(xué)院，福建 福州350108)

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