0 引言

    集成電路(Integrated Circuit，IC)工藝尺寸根據(jù)摩爾定律不斷縮小，IC設(shè)計(jì)的成本越來(lái)越高，難度越來(lái)越大，開(kāi)發(fā)周期越來(lái)越長(zhǎng)，產(chǎn)品難以保持長(zhǎng)期的競(jìng)爭(zhēng)力，尤其在這個(gè)科技日益更迭的時(shí)代。而可重用的知識(shí)產(chǎn)權(quán)(Intellectual Property，IP)核技術(shù)可以縮短產(chǎn)品上市時(shí)間，有效地緩解當(dāng)前芯片研發(fā)所面臨的壓力。然而，逆向工程^[1]的出現(xiàn)嚴(yán)重威脅芯片設(shè)計(jì)的安全。攻擊者通過(guò)化學(xué)腐蝕、等離子刻蝕、光學(xué)成像等方法解剖還原電路設(shè)計(jì)，盜用IP核或在沒(méi)有授權(quán)許可的情況下轉(zhuǎn)售IP核，嚴(yán)重侵犯知識(shí)產(chǎn)權(quán)^[2]。據(jù)統(tǒng)計(jì)，每年由于IP侵權(quán)問(wèn)題損失巨額資金^[3]。因此，保護(hù)IP核成為半導(dǎo)體行業(yè)關(guān)注的焦點(diǎn)。

    近年來(lái)，有學(xué)者提出邏輯混淆的概念來(lái)保護(hù)電路，通過(guò)改變?cè)嫉脑O(shè)計(jì)結(jié)構(gòu)或插入額外的電路元素來(lái)隱藏電路功能。文獻(xiàn)[4]在電路網(wǎng)表中隨機(jī)插入異或門以阻止未經(jīng)授權(quán)的IC盜竊；文獻(xiàn)[5]提出新型防御SAT攻擊電路模塊，提高硬件電路的安全性能；文獻(xiàn)[6]提出基于雙門的組合邏輯混淆實(shí)現(xiàn)對(duì)IC的主動(dòng)控制；文獻(xiàn)[7]使用混淆模糊技術(shù)增加視覺(jué)復(fù)雜性，減小物理版圖泄漏設(shè)計(jì)特征的視覺(jué)信息；文獻(xiàn)[8]通過(guò)在有源區(qū)中摻雜非常規(guī)的離子使MOS管處于常導(dǎo)通或關(guān)斷狀態(tài)，從而達(dá)到混淆電路的目的?，F(xiàn)有的混淆電路結(jié)構(gòu)大多采用靜態(tài)CMOS結(jié)構(gòu)，雖能防御逆向工程攻擊，但面積開(kāi)銷較大，結(jié)構(gòu)單一，對(duì)多輸入復(fù)合門存在局限性。本文針對(duì)已有混淆電路面積開(kāi)銷大、多樣性不足的缺點(diǎn)，提出基于虛擬孔的多米諾邏輯混淆電路，在降低開(kāi)銷的同時(shí)提高電路的安全性能。

1 多米諾邏輯電路

    二輸入多米諾邏輯電路如圖1所示，A、B為輸入信號(hào)，CLK為時(shí)鐘信號(hào)，ZN為輸出信號(hào)，電路工作過(guò)程分為預(yù)充電和求值兩個(gè)階段。CLK為低電平時(shí)，電路工作在預(yù)充電階段，此時(shí)電路通過(guò)預(yù)充電管P1將內(nèi)部節(jié)點(diǎn)M預(yù)充電至高電平，ZN輸出低電平。隨著CLK變?yōu)楦唠娖?，MOS管P1截止，電路預(yù)充電結(jié)束，同時(shí)求值管N3導(dǎo)通，電路進(jìn)入求值階段，在求值期間輸出最多只發(fā)生一次翻轉(zhuǎn)。

    多米諾邏輯的扇出通常由一個(gè)具有低阻抗輸出的靜態(tài)反相器驅(qū)動(dòng)，提高抗噪聲能力。相比傳統(tǒng)多米諾邏輯電路不能實(shí)現(xiàn)反相邏輯，通常采用輸入信號(hào)取反和雙軌差分結(jié)構(gòu)來(lái)解決反相問(wèn)題。前者需要提前插入反相器，實(shí)際應(yīng)用中欠缺靈活性；后者大幅增加面積、功耗開(kāi)銷，只適用于特定場(chǎng)合。因此提出兩級(jí)反相器級(jí)聯(lián)構(gòu)成緩沖器的方法實(shí)現(xiàn)反相邏輯，如圖2所示。

    第一級(jí)輸出端采用緩沖器替換反相器的結(jié)構(gòu)，同時(shí)在第二級(jí)中增加獨(dú)立的P3管完成多米諾特性，即在求值時(shí)，上一級(jí)輸出Out1下拉為低電平后，下一級(jí)才開(kāi)始工作，引起邏輯門的連鎖反應(yīng)。在確保功能實(shí)現(xiàn)的同時(shí)兼顧開(kāi)銷，提高產(chǎn)能利用率。由于動(dòng)態(tài)電路依靠電容存儲(chǔ)電荷，時(shí)間過(guò)長(zhǎng)容易產(chǎn)生電荷泄漏，電平難以恢復(fù)，需額外增加防泄漏晶體管P4來(lái)補(bǔ)償電荷損失，使動(dòng)態(tài)節(jié)點(diǎn)的電壓重新恢復(fù)到邏輯1。

2 多米諾邏輯混淆電路設(shè)計(jì)

2.1 二輸入多米諾邏輯混淆電路

    現(xiàn)有的版圖級(jí)混淆技術(shù)采取在通孔中插入絕緣層或使金屬層之間保留間隙的方法，形成虛擬孔，從而阻斷金屬之間的電氣連接，在芯片自頂向下逐層剝離時(shí)，虛擬孔難以識(shí)別，需要花費(fèi)較高的代價(jià)。提出的多米諾邏輯混淆電路利用真實(shí)孔和虛擬孔相混合的方式配置版圖接觸孔從而實(shí)現(xiàn)與非(NAND)、或非(NOR)、非(INV)的邏輯功能，構(gòu)成布爾邏輯完備集。攻擊者在版圖接觸孔配置未知情況下難以還原得到正確的電路網(wǎng)表，達(dá)到迷惑逆向工程的目的。

    二輸入多米諾邏輯混淆電路原理如圖3所示，圓圈標(biāo)出來(lái)的是接觸孔所在位置，配置情況如表1所示，當(dāng)CO₃為真實(shí)孔，CO₁、CO₂為虛擬孔時(shí)，N2、N3的有源區(qū)與金屬虛接(即形似連接，實(shí)則斷開(kāi))，N1、N4正常工作，實(shí)現(xiàn)NAND功能；當(dāng)CO₁、CO₂、CO₃都為真實(shí)孔時(shí)，N1、N2、N3和N4均正常工作，實(shí)現(xiàn)NOR功能；當(dāng)CO₁為真實(shí)孔，CO₂、CO₃為虛擬孔時(shí)，N3、N4的有源區(qū)與金屬虛接，N1、N2正常工作，實(shí)現(xiàn)INV功能，此時(shí)B為無(wú)效信號(hào)。

2.2 多輸入多米諾邏輯混淆電路設(shè)計(jì)

    隨著集成電路設(shè)計(jì)復(fù)雜度的日益增加，對(duì)于具有大扇入的邏輯混淆復(fù)合門，互補(bǔ)CMOS就其面積和性能而言代價(jià)太大，且設(shè)計(jì)難度較大。多輸入多米諾邏輯混淆實(shí)現(xiàn)面積更小，由于負(fù)載電容比互補(bǔ)CMOS更小，因此工作速度更快。具體電路如圖4所示，用P×Q的矩陣表示n輸入信號(hào)間邏輯關(guān)系，每個(gè)晶體管金屬與有源區(qū)之間的接觸孔根據(jù)設(shè)計(jì)需要均可配置成虛擬孔，因此電路實(shí)際可實(shí)現(xiàn)2n種邏輯功能，大大提高混淆電路的功能多樣性。對(duì)于攻擊者而言，輸出信號(hào)未知，當(dāng)上一級(jí)的輸出傳遞到下一級(jí)作為輸入時(shí)，電路的混淆性能將以指數(shù)級(jí)增長(zhǎng)，極大提高電路安全性。

    n輸入多米諾邏輯混淆電路需要n+6個(gè)MOS管，當(dāng)n>6時(shí)，該電路比一個(gè)靜態(tài)CMOS混淆電路需要的MOS管數(shù)更少，如圖5所示，輸入數(shù)越多，多米諾邏輯混淆在面積開(kāi)銷上的優(yōu)勢(shì)越明顯。

3 實(shí)驗(yàn)結(jié)果與分析

    所設(shè)計(jì)的電路采用TSMC 65 nm CMOS工藝，由Cadence spectre工具進(jìn)行瞬態(tài)仿真分析，如圖6所示，電源電壓1.2 V，時(shí)鐘頻率1 GHz，結(jié)果表明電路具有正確的邏輯功能。在深亞微米級(jí)工藝下，工藝擾動(dòng)不可避免，摻雜濃度、刻蝕程度等工藝偏差容易影響MOS管載流子遷移率。為確保電路在不同晶圓不同批次之間都能正常工作，使仿真分析結(jié)果更接近芯片實(shí)際工作環(huán)境，測(cè)試5種工藝角在不同頻率下的功耗與延時(shí)，以多米諾與非混淆電路為例，工作電壓為1.2 V，環(huán)境溫度為27 ℃，仿真結(jié)果如圖7和圖8所示?？梢钥闯?，功耗隨頻率提高而顯著增加，在ss工藝角最低；延時(shí)隨頻率提高幾乎恒定，在ff工藝角最小。

    使用Synopsis Design Compiler綜合基準(zhǔn)電路ISCAS-89，將電路網(wǎng)表中的與非門、或非門和非門隨機(jī)替換成多米諾邏輯混淆電路，替換數(shù)量為總門數(shù)的5%，替換前后的面積、延時(shí)、功耗開(kāi)銷如表2所示。同時(shí)，對(duì)設(shè)計(jì)的多米諾邏輯混淆電路與相關(guān)文獻(xiàn)進(jìn)行開(kāi)銷對(duì)比，如表3所示，可以發(fā)現(xiàn)，與文獻(xiàn)[6]相比，功耗開(kāi)銷降低4.79%，面積開(kāi)銷降低2.16%；與文獻(xiàn)[4]相比，延時(shí)開(kāi)銷降低16.66%，隨著扇入數(shù)增加，多米諾邏輯混淆面積開(kāi)銷的優(yōu)勢(shì)將顯現(xiàn)出來(lái)。

4 結(jié)論

    逆向工程是當(dāng)今最為常用的解剖產(chǎn)品設(shè)計(jì)的攻擊手段，對(duì)知識(shí)產(chǎn)權(quán)構(gòu)成了嚴(yán)重的威脅。本文利用接觸孔的虛實(shí)性，提出一種能有效防御逆向工程攻擊的多米諾邏輯混淆電路設(shè)計(jì)方案，使用相同的電路結(jié)構(gòu)實(shí)現(xiàn)布爾邏輯完備集。實(shí)驗(yàn)結(jié)果表明該設(shè)計(jì)具有正確的邏輯功能，與已有的混淆電路設(shè)計(jì)進(jìn)行比較，相關(guān)開(kāi)銷均有所降低，可應(yīng)用于硬件知識(shí)產(chǎn)權(quán)保護(hù)等信息安全領(lǐng)域。

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作者信息:

李立威，汪鵬君，張躍軍

(寧波大學(xué) 電路與系統(tǒng)研究所，浙江 寧波315211）