文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.189017
中文引用格式： 李璇，李媛，祁景鳳，等. VIPVS加速7 nm工藝模擬版圖設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(8)：17-19，30.
英文引用格式： Li Xuan，Li Yuan，Qi Jingfeng，et al. VIPVS accelerating 7 nm analog layout design[J]. Application of Electronic Technique，2018，44(8)：17-19，30.
0 引言
現(xiàn)如今，人們?cè)谙冗M(jìn)節(jié)點(diǎn)工藝開(kāi)發(fā)新的且更加復(fù)雜的工藝以應(yīng)對(duì)傳統(tǒng)工藝上的技術(shù)局限。為了迎合工藝的變化，新的版圖設(shè)計(jì)方法應(yīng)運(yùn)而生。
在格芯7 nm工藝上，對(duì)金屬線的走線方向有嚴(yán)格規(guī)定，使用SADP/SAQP來(lái)應(yīng)對(duì)光刻技術(shù)的局限，到處都需要金屬切斷層次。SADP/SAQP技術(shù)在版圖中需要用不同的顏色標(biāo)識(shí)不同層次，因此在版圖設(shè)計(jì)中MPT coloring 成為必不可少的一步。沒(méi)有工具的支持，這個(gè)步驟會(huì)耗費(fèi)大量的時(shí)間。
此外，工藝的復(fù)雜性也為DRC的驗(yàn)證修改帶來(lái)了困難。更加繁復(fù)的設(shè)計(jì)規(guī)則、更長(zhǎng)的驗(yàn)證運(yùn)行時(shí)間、更多的迭代次數(shù)（參考打地鼠游戲）使得在使用傳統(tǒng)的DRC手段時(shí)，驗(yàn)證和修改的時(shí)間占整個(gè)項(xiàng)目時(shí)間的比重驟增。
在項(xiàng)目實(shí)踐中，Cadence VIPVS[1]工具對(duì)以上兩個(gè)設(shè)計(jì)困難提供了很好的解決方法。本文將闡述VIPVS如何支持基于格芯7 nm Finfet工藝的高速Serdes項(xiàng)目的模擬版圖設(shè)計(jì)。主要介紹所使用的VIPVS的兩個(gè)特性，以及MPT coloring方法和實(shí)時(shí)DRC。
圖1所示為基于格芯7 nm Finfet工藝的標(biāo)準(zhǔn)版圖設(shè)計(jì)流程。
本設(shè)計(jì)采用Cadence Virtuoso工具進(jìn)行版圖布局和器件擺放、連線。Cadence VCAD/VIPVS為MPT金屬連線和孔的上色提供工具支持。Cadence VIPVS為實(shí)時(shí)DRC驗(yàn)證提供了出色的支持。
1 多重圖案（MPT）介紹
眾所周知，光刻系統(tǒng)的分辨率成為工藝尺寸不斷減小的局限之一。為了克服這個(gè)局限，研究人員開(kāi)發(fā)了SADP/SAQP技術(shù)。
如圖2所示，可以看到研究人員是如何使用雙重圖案技術(shù)得到一個(gè)X/2的Pitch(中心到中心的距離)，同樣方法也適用于四重圖案技術(shù)。
此外，使用兩種顏色分別標(biāo)識(shí)兩重圖案，也是本文在版圖設(shè)計(jì)上使用的MPT coloring的方法。VIPVS為這個(gè)方案提供了出色的支持，并且使用VIPVS加color時(shí)不會(huì)引入新的DRC錯(cuò)誤。
1.1 VIPVS——多重圖案上色(MPT coloring)
如圖3所示，一般情況下版圖設(shè)計(jì)工作剛完成時(shí)，所有孔都是沒(méi)有上色的，因此需要在DRC驗(yàn)證之前給孔上色。
如圖4所示，首先在VIPVS運(yùn)行界面選擇運(yùn)行設(shè)置“Color Vias_”，并點(diǎn)擊“Run VIPVS Verify Design”按鈕。
當(dāng)MPT coloring快速運(yùn)行結(jié)束后，如圖5所示，在CIW窗口可看到結(jié)果。結(jié)果信息包括單元名、運(yùn)行設(shè)置信息、生成提示標(biāo)記（Marker）個(gè)數(shù)。
如圖6所示，Annotation Brower中的DRC/DFM欄會(huì)有詳細(xì)的結(jié)果。Marker的顏色提示了將要給孔加的顏色。
如圖7所示，點(diǎn)擊VCAD工具欄的“Generate from VIPVS Markers”按鈕。工具很快在Marker處產(chǎn)生顏色圖案，并不會(huì)引起新的DRC錯(cuò)誤。如果孔已有顏色，工具便不會(huì)覆蓋或者修改已有的顏色。
1.2 Via顏色生成
Via顏色的生成有如下3種方法：
(1)從VIPVS marker 轉(zhuǎn)換成分散的顏色圖形。
(2)從VIPVS marker轉(zhuǎn)換成顏色圖形放在一個(gè)分立的群組里。
(3)從VIPVS marker 轉(zhuǎn)換成顏色圖形放在一個(gè)分立單元內(nèi)，單元通常以“CellName_COLOR_VIAS_OV_xxxx”命名。
1.3 刪除已加顏色
如若刪除已加顏色，則有如下3種方法：
(1)VCAD ---> Coloring ---> Remove Via Colors。
(2)選擇figGroup ---> Delete Group。
(3)選擇instance ---> Delete Instance。
2 VIPVS-實(shí)時(shí)DRC檢查
VIPVS為處理復(fù)雜DRC驗(yàn)證提供了高效的方法，可實(shí)現(xiàn)實(shí)時(shí)sign-off 規(guī)格的DRC驗(yàn)證并縮短驗(yàn)證迭代過(guò)程。
VIPVS為DRC驗(yàn)證提供了簡(jiǎn)潔的界面化操作窗口。在工具欄中間選擇運(yùn)行文件，如“DRC_7LP_xxx”。左邊的勾即為運(yùn)行按鈕。DRC運(yùn)行中和完成時(shí)在CIW窗口會(huì)有提示信息。
它是一個(gè)具有記憶功能的檢查機(jī)制，無(wú)需重復(fù)輸出gds和導(dǎo)入結(jié)果。如圖8所示，只需點(diǎn)擊“Run VIPVS Verify Design”開(kāi)始檢查。
如圖9所示，只在第一次運(yùn)行時(shí)checkout license，并匯編設(shè)計(jì)規(guī)則文件。
DRC運(yùn)行后結(jié)果總結(jié)顯示在CIW窗口，如圖10所示。
如圖11所示，驗(yàn)證完成后，Markers(DRC錯(cuò)誤提示標(biāo)記)顯示在Annotation Browser的DRC/DFM欄，可通過(guò)交互點(diǎn)擊Marker定位錯(cuò)誤進(jìn)行修改。
通過(guò)點(diǎn)擊“eye”按鈕將Marker分別設(shè)為可見(jiàn)/不可見(jiàn)，同時(shí)，可根據(jù)個(gè)人需求選擇Marker顏色。
如圖12所示，為了更好地理解錯(cuò)誤，在“Description”欄有設(shè)計(jì)規(guī)則描述，可以通過(guò)雙擊代表錯(cuò)誤的Marker，版圖窗口就會(huì)定位到相應(yīng)的問(wèn)題圖形。
如圖13所示，VIPVS驗(yàn)證時(shí)有多種定制化的選擇。一般來(lái)說(shuō)，可選擇默認(rèn)設(shè)置“Current CellView”。
此外，可以選擇“Changed Area”只檢查有修改的部分，無(wú)論當(dāng)時(shí)版圖有沒(méi)有保存都可以進(jìn)行檢查。
另外，選擇“Visible Area”可以只檢查所見(jiàn)窗口的圖形，這為模塊級(jí)單元前期DRC驗(yàn)證以及熟悉設(shè)計(jì)規(guī)則提供方便，可節(jié)省運(yùn)行和修改時(shí)間。
Markers的刪除有如下3種方法：
(1)點(diǎn)擊×刪除。
(2)Annotation Browser -> Delete Selected Markers。
(3)Layout Window -> Verify -> Markers -> Delete。
如圖14所示，通過(guò)與傳統(tǒng)的DRC工具的比較，可以看到，實(shí)驗(yàn)中使用VIPVS工具的運(yùn)行時(shí)間大幅縮短。
3 結(jié)論
格芯采用Cadence VIPVS解決方案為MPT coloring 和DRC驗(yàn)證提供支持，加速了基于7 nm Finfet工藝的模擬版圖設(shè)計(jì)。工具提供了：(1)“設(shè)計(jì)中”的多重圖案管理方案，包括滿足設(shè)計(jì)規(guī)則的上色能力以及有高效的上色機(jī)制。(2)實(shí)時(shí)DRC驗(yàn)證，提供定制化選項(xiàng)的基于圖形的非干擾模式檢查；可在設(shè)計(jì)早期使用，交互式查找修改DRC的模式；是版圖部分完成或修改時(shí)檢查工具的有效補(bǔ)充；秒級(jí)DRC檢查工具，加速迭代過(guò)程。
參考文獻(xiàn)
[1] Virtuoso IPVS user guide，V15.23[Z].Cadence Design System，2017.
作者信息:
李 璇，李 媛，祁景鳳，馮 磊，翟魯坤，錢(qián)穎琪，張?chǎng)c，邵婉新
(格芯（上海）有限公司，上海201204)