《電子技術應用》
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VIPVS加速7 nm工藝模擬版圖設計
2018年電子技術應用第8期
李 璇，李 媛，祁景鳳，馮 磊，翟魯坤，錢穎琪，張雯燾，邵婉新
格芯（上海）有限公司，上海201204
摘要： 在格芯基于7 nm技術研發(fā)高速Serdes IP過程中，版圖設計的復雜度日益增加。其中復雜DRC(Design Rule Check)驗證和復雜MPT(Multi Patterning)方法為整個設計流程帶來新的挑戰(zhàn)。因此，一個能夠應對這些挑戰(zhàn)的版圖設計流程非常重要，尤其是對EDA工具新功能的應用，例如： Cadence Virtuoso Interactive Physical Verification System(VIPVS)工具。VIPVS能夠實現(xiàn)實時sign-off 規(guī)格的DRC 驗證，縮短版圖驗證迭代過程，為多重圖案上色提供高效的方法。介紹格芯高速Serdes 版圖團隊如何使用VIPVS(主要討論高效DRC驗證和多重圖案上色功能)進行基于格芯7 nm Finfet工藝的高速Serdes芯片版圖設計。
中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.189017
中文引用格式： 李璇，李媛，祁景鳳，等. VIPVS加速7 nm工藝模擬版圖設計[J].電子技術應用，2018，44(8)：17-19，30.
英文引用格式： Li Xuan，Li Yuan，Qi Jingfeng，et al. VIPVS accelerating 7 nm analog layout design[J]. Application of Electronic Technique，2018，44(8)：17-19，30.
VIPVS accelerating 7 nm analog layout design
Li Xuan，Li Yuan，Qi Jingfeng，F(xiàn)eng Lei，Zhai Lukun，Qian Yingqi，Zhang Wentao，Shao Wanxin
GLOBALFOUNDRIES China(Shanghai)Co.，Ltd.，Shanghai 201204，China
Abstract： As GLOBALFOUNDRIES continues design in 7 nm technology for high speed Serdes IP, it should be noted that the complexity of layout design has increased. New challenges include complex DRC verification and complex MPT methodology in the design flow. It is therefore important to develop a layout flow(addressing this challenge), which includes new features of EDA tools (always important to the design). For example: Cadence Virtuoso Interactive Physical Verification System(VIPVS). This enables real time sign-off quality DRC checks, shortens the layout verification loop, and delivers rapid means for MPT coloring(a highlight of VIPVS). This paper will show how the GLOBALFOUNDRIES high speed Serdes layout team is using VIPVS(for rapid DRC checks and MPT coloring) in a high speed Serdes project designed in GLOBALFOUNDRIES 7 nm Finfet technology. The paper will include the verification flow and feature highlights, as well as usage of newly embedded VIPVS features.
Key words : realtime DRC；MPT coloring；SADP/SAQP

0 引言

    現(xiàn)如今，人們在先進節(jié)點工藝開發(fā)新的且更加復雜的工藝以應對傳統(tǒng)工藝上的技術局限。為了迎合工藝的變化，新的版圖設計方法應運而生。

    在格芯7 nm工藝上，對金屬線的走線方向有嚴格規(guī)定，使用SADP/SAQP來應對光刻技術的局限，到處都需要金屬切斷層次。SADP/SAQP技術在版圖中需要用不同的顏色標識不同層次，因此在版圖設計中MPT coloring 成為必不可少的一步。沒有工具的支持，這個步驟會耗費大量的時間。

    此外，工藝的復雜性也為DRC的驗證修改帶來了困難。更加繁復的設計規(guī)則、更長的驗證運行時間、更多的迭代次數(shù)（參考打地鼠游戲）使得在使用傳統(tǒng)的DRC手段時，驗證和修改的時間占整個項目時間的比重驟增。

    在項目實踐中，Cadence VIPVS[1]工具對以上兩個設計困難提供了很好的解決方法。本文將闡述VIPVS如何支持基于格芯7 nm Finfet工藝的高速Serdes項目的模擬版圖設計。主要介紹所使用的VIPVS的兩個特性，以及MPT coloring方法和實時DRC。

    圖1所示為基于格芯7 nm Finfet工藝的標準版圖設計流程。

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    本設計采用Cadence Virtuoso工具進行版圖布局和器件擺放、連線。Cadence VCAD/VIPVS為MPT金屬連線和孔的上色提供工具支持。Cadence VIPVS為實時DRC驗證提供了出色的支持。

1 多重圖案（MPT）介紹

    眾所周知，光刻系統(tǒng)的分辨率成為工藝尺寸不斷減小的局限之一。為了克服這個局限，研究人員開發(fā)了SADP/SAQP技術。

    如圖2所示，可以看到研究人員是如何使用雙重圖案技術得到一個X/2的Pitch(中心到中心的距離)，同樣方法也適用于四重圖案技術。

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    此外，使用兩種顏色分別標識兩重圖案，也是本文在版圖設計上使用的MPT coloring的方法。VIPVS為這個方案提供了出色的支持，并且使用VIPVS加color時不會引入新的DRC錯誤。

1.1 VIPVS——多重圖案上色(MPT coloring)

    如圖3所示，一般情況下版圖設計工作剛完成時，所有孔都是沒有上色的，因此需要在DRC驗證之前給孔上色。

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    如圖4所示，首先在VIPVS運行界面選擇運行設置“Color Vias_”，并點擊“Run VIPVS Verify Design”按鈕。

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    當MPT coloring快速運行結束后，如圖5所示，在CIW窗口可看到結果。結果信息包括單元名、運行設置信息、生成提示標記（Marker）個數(shù)。

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    如圖6所示，Annotation Brower中的DRC/DFM欄會有詳細的結果。Marker的顏色提示了將要給孔加的顏色。

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    如圖7所示，點擊VCAD工具欄的“Generate from VIPVS Markers”按鈕。工具很快在Marker處產(chǎn)生顏色圖案，并不會引起新的DRC錯誤。如果孔已有顏色，工具便不會覆蓋或者修改已有的顏色。

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1.2 Via顏色生成

    Via顏色的生成有如下3種方法：

    (1)從VIPVS marker 轉換成分散的顏色圖形。

    (2)從VIPVS marker轉換成顏色圖形放在一個分立的群組里。

    (3)從VIPVS marker 轉換成顏色圖形放在一個分立單元內，單元通常以“CellName_COLOR_VIAS_OV_xxxx”命名。

1.3 刪除已加顏色

    如若刪除已加顏色，則有如下3種方法：

    (1)VCAD ---> Coloring ---> Remove Via Colors。

    (2)選擇figGroup ---> Delete Group。

    (3)選擇instance ---> Delete Instance。

2 VIPVS-實時DRC檢查

    VIPVS為處理復雜DRC驗證提供了高效的方法，可實現(xiàn)實時sign-off 規(guī)格的DRC驗證并縮短驗證迭代過程。

    VIPVS為DRC驗證提供了簡潔的界面化操作窗口。在工具欄中間選擇運行文件，如“DRC_7LP_xxx”。左邊的勾即為運行按鈕。DRC運行中和完成時在CIW窗口會有提示信息。

    它是一個具有記憶功能的檢查機制，無需重復輸出gds和導入結果。如圖8所示，只需點擊“Run VIPVS Verify Design”開始檢查。

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    如圖9所示，只在第一次運行時checkout license，并匯編設計規(guī)則文件。

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    DRC運行后結果總結顯示在CIW窗口，如圖10所示。

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    如圖11所示，驗證完成后，Markers(DRC錯誤提示標記)顯示在Annotation Browser的DRC/DFM欄，可通過交互點擊Marker定位錯誤進行修改。

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    通過點擊“eye”按鈕將Marker分別設為可見/不可見，同時，可根據(jù)個人需求選擇Marker顏色。

    如圖12所示，為了更好地理解錯誤，在“Description”欄有設計規(guī)則描述，可以通過雙擊代表錯誤的Marker，版圖窗口就會定位到相應的問題圖形。

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    如圖13所示，VIPVS驗證時有多種定制化的選擇。一般來說，可選擇默認設置“Current CellView”。

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    此外，可以選擇“Changed Area”只檢查有修改的部分，無論當時版圖有沒有保存都可以進行檢查。

    另外，選擇“Visible Area”可以只檢查所見窗口的圖形，這為模塊級單元前期DRC驗證以及熟悉設計規(guī)則提供方便，可節(jié)省運行和修改時間。

    Markers的刪除有如下3種方法：

    (1)點擊×刪除。

    (2)Annotation Browser -> Delete Selected Markers。

    (3)Layout Window -> Verify -> Markers -> Delete。

    如圖14所示，通過與傳統(tǒng)的DRC工具的比較，可以看到，實驗中使用VIPVS工具的運行時間大幅縮短。

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3 結論

    格芯采用Cadence VIPVS解決方案為MPT coloring 和DRC驗證提供支持，加速了基于7 nm Finfet工藝的模擬版圖設計。工具提供了：(1)“設計中”的多重圖案管理方案，包括滿足設計規(guī)則的上色能力以及有高效的上色機制。(2)實時DRC驗證，提供定制化選項的基于圖形的非干擾模式檢查；可在設計早期使用，交互式查找修改DRC的模式；是版圖部分完成或修改時檢查工具的有效補充；秒級DRC檢查工具，加速迭代過程。

參考文獻

[1] Virtuoso IPVS user guide，V15.23[Z].Cadence Design System，2017.



作者信息:

李  璇，李  媛，祁景鳳，馮  磊，翟魯坤，錢穎琪，張雯燾，邵婉新

(格芯（上海）有限公司，上海201204)

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