近日，三星公布了其半導(dǎo)體工藝路線圖，除了今年下半年使用EUV的7nm量產(chǎn)之外，接下來還將有5nm和4nm FinFET，而到了2020年則會開始3nm基于Gate All-Around （GAA）晶體管的最新工藝。除此之外，ASML則確認(rèn)了其光刻機(jī)使用EUV加上大數(shù)字孔徑可以實現(xiàn)1.5nm的特征尺寸從而可望支持摩爾定律發(fā)展到2030年。近些年來，“摩爾定律接近尾聲”的聲音不絕于耳，而這些消息卻像是給摩爾定律打了一劑強(qiáng)心針，至少在技術(shù)上我們還能繼續(xù)把特征尺寸縮小這件事繼續(xù)做幾年。

從平面工藝到GAA

摩爾定律的輝煌始于上世紀(jì)下半葉，平面CMOS器件工藝誕生后特征尺寸就在不停地縮小，按照摩爾定律的描述是集成度每18個月翻一番。一方面，縮小特征尺寸可以增加集成度，或者說降低單個晶體管的成本，這就從經(jīng)濟(jì)角度推進(jìn)了特征尺寸縮??；另一方面，在平面CMOS工藝中，縮小特征尺寸可以增加晶體管開關(guān)速度，也就是說特征尺寸縮小也增強(qiáng)了晶體管的性能，而更強(qiáng)的性能給芯片開拓了新的市場應(yīng)用，也給半導(dǎo)體行業(yè)資本注入帶來了巨大的想象空間。從上世紀(jì)九十年代的多媒體PC，本世紀(jì)初的互聯(lián)網(wǎng)PC，到2010年代的智能移動設(shè)備風(fēng)行，這些新應(yīng)用市場的打開無一不依靠處理器芯片的快速性能提升。因此，從經(jīng)濟(jì)和性能兩個方面一推一拉成了摩爾定律的強(qiáng)大動力。雖然在晶體管特征尺寸縮小的過程中遇到了一些小小的困難，但是通過將鋁互聯(lián)改成銅互聯(lián)，在柵極加入High-k材料、引入stress engineering等方法都可以在不改動平面器件工藝的情況下把特征尺寸繼續(xù)做小。

然而平面器件到了28nm節(jié)點之后遇到了很大問題。主要問題是柵極對于溝道的控制能力（尤其是亞閾值區(qū)的漏電流）隨著柵長（gate length）減小而快速減小，漏電流成了一個很大的問題。

在這時候，由UC Berkeley胡正明教授開發(fā)的FinFET就應(yīng)運而生。在FinFET中，溝道不再是二維的而是三維的“鰭”（Fin）形狀，而柵極則是三維圍繞著Fin，這樣就大大增加了柵極對于溝道的控制能力，從而解決了漏電流的問題。FinFET在2001年由胡正明教授在學(xué)術(shù)界正式提出，而在2013年秋天TSMC正式在16nm工藝中使用FinFET。從16／14nm開始，F(xiàn)inFET成為了半導(dǎo)體器件的主流選擇。

在器件問題解決之后，另一個問題是制造工藝，主要的瓶頸是光刻精度如何滿足幾納米特征尺寸的要求？根據(jù)光學(xué)，數(shù)字孔徑越大，光刻波長越小，則光刻精度越好。因此在學(xué)術(shù)界如何提升光刻精度是很清楚的，即使用波長較短的光（如紫外線EUV等）以及增大數(shù)字孔徑使用浸沒式光刻等。然而，在業(yè)界，使用EUV一直是一個痛苦的選擇：大家知道早晚得用，但是出于成本和工藝成熟度考量大家總是希望越晚用EUV越好，能不用EUV就先撐幾代再說。因此就出現(xiàn)了double-pattern（用在16nm）甚至multi-pattern等辦法實現(xiàn)在不使用EUV的情況下也能做到超低特征尺寸下的光刻，代價是工藝的復(fù)雜性大大上升。到了7nm終于是撐不住了，巨頭紛紛開始宣布使用EUV。當(dāng)然之前的multi-pattern也不算是走了彎路，因為即使是用了EUV，在未來更小的特征尺寸下估計還是要上multi-pattern。與此同時，ASML在近日也公布了其路線圖，并指出其1.5nm光刻技術(shù)將足夠支持摩爾定律到2030年。

在工藝問題解決后特征尺寸繼續(xù)縮小，但是到了5nm左右連FinFET也不太夠用了，這時候就出現(xiàn)了Gate All-Around （GAA）器件。在平面器件中，溝道有一面面對柵極；在FinFET，立體溝道三面都被柵極圍繞；到了GAA，溝道由納米線（nanowire）構(gòu)成，而納米線的四面都被柵極圍繞，從而再度增強(qiáng)柵極對于溝道的控制能力。

三星本次公布的GAA稱為多橋溝道FET（multi-bridge-channel FET, MBCFET），事實上從2008年久開始研發(fā)了。在2017年的VLSI technology symposium（半導(dǎo)體工藝領(lǐng)域最好的會議之一）上，IBM就發(fā)表了與GlobalFoundries和Samsung合作研發(fā)的5nm GAA晶體管，所以今年三星公布3nm GAA其實在意料之中。不過有一些出乎意料的是三星宣布量產(chǎn)3nm GAA的時間點（2020年），因為之前業(yè)界專家普遍預(yù)測3nm GAA預(yù)計要到2022年才能真正量產(chǎn)，而三星在2020年計劃量產(chǎn)3nm GAA的計劃實屬激進(jìn)方案，可見半導(dǎo)體巨頭對于下一代工藝路線圖的爭奪非常激烈。

2017年IBM公布的與GlobalFoundries和Samsung合作研發(fā)的5nm GAA晶體管

隨著摩爾定律接近物理瓶頸，特征尺寸縮小和性能上升越來越難 

如之前所述，隨著特征尺寸的不斷縮小，柵極對于溝道的控制能力減弱，因此必須引入新的器件結(jié)構(gòu)以滿足晶體管的要求。從時間上可以看到這種明顯的趨勢：平面工藝晶體管的特征尺寸縮小過程持續(xù)了數(shù)十年，之后到了2013年下半年16/14nm節(jié)點正式引入FinFET，然而FinFET僅僅維持了10年不到，2020年左右的3-5nm節(jié)點就必須轉(zhuǎn)入GAA。而GAA又能維持多久呢？可能沒有過幾年我們又必須去找下一代其他器件技術(shù)才能繼續(xù)縮小特征尺寸。而使用新器件就意味著半導(dǎo)體工藝必須有較大的更新，帶來的結(jié)果就是芯片設(shè)計的NRE成本大大上升。根據(jù)估計，在7nm等先進(jìn)節(jié)點，一款芯片的設(shè)計和流片一次性NRE成本高達(dá)數(shù)億美元，這就意味著只有大公司才能玩得起。另外隨著NRE成本快速提升，也意味著芯片的出貨量只有足夠大才能把一次性成本平均掉達(dá)到盈虧平衡（break even，BE）點。這就使得只有手機(jī)芯片之類出貨量巨大，對平均成本非常敏感而又希望芯片性能能定期升級的品類才會使用最新工藝。而且，除了一次性成本在快速上升之外，晶體管的集成度在隨著特征尺寸縮小的同時上升速度也在減緩。這是因為之前的特征尺寸縮小比較“實誠”，最小柵長、最小金屬線寬都在同步以相同比例縮小，而在16nm以下的時候特征尺寸縮小往往只是指柵長縮小，最小金屬線寬縮小的倍數(shù)并沒有這么大。這就導(dǎo)致了實現(xiàn)相同功能的芯片隨著特征尺寸縮小其芯片面積縮小倍數(shù)沒那么大了。根據(jù)高通的分析，10nm節(jié)點的單位晶體管面積相對上一代節(jié)點縮小了37%，而到了7nm節(jié)點相對10nm節(jié)點單位晶體管面積縮小變成了20%-30%。這就意味著在最新的工藝節(jié)點，即使不考慮一次性成本，平均成本的下降也變小了。須知摩爾定律的主要動力就是成本下降，而在一次性成本快速提升但平均成本卻下降有限的時代，摩爾定律的進(jìn)一步發(fā)展動力就不那么強(qiáng)了。

除此之外，隨著摩爾定律特征尺寸縮小，半導(dǎo)體電路的性能提升速度卻在減緩。在摩爾定律發(fā)展的黃金時代，隨著特征尺寸縮小器件，器件可以運行在更高頻率；另一方面器件閾值電壓也同步下降，因此每代工藝之間的電源電壓也在下降。按照電路動態(tài)功耗的計算公式，CMOS數(shù)字電路的動態(tài)功耗和電源電壓的平方成正比，和時鐘頻率也成正比，因此在同時降低電源電壓和提高時鐘頻率的時候，雖然電路性能呈指數(shù)級提升，其功耗卻不會上升，這也稱為Dennard Scaling。

然而，Dennard Scaling在特征尺寸進(jìn)入深亞微米（90nm）后開始失效，因為漏電流變得越來越嚴(yán)重，因此閾值電壓無法隨著特征尺寸下降而同步下降，這一方面導(dǎo)致器件的性能隨著特征尺寸縮小的增長速度在變慢，另一方面意味著電源電壓沒法快速下降因此功耗指標(biāo)隨著特征尺寸縮小的收益也變小。

舉例來說，當(dāng)年摩爾定律的黃金年代0.18um工藝的額定電壓是1.8V，當(dāng)特征尺寸縮小到0.13um時額定電壓也縮小到了1.2V，其特征尺寸和額定電壓都以接近相同的比例（0.7倍）在縮小。到了28nm工藝時其額定電壓是0.9V，而在特征尺寸縮小接近一半的16nm FinFET其額定電壓為0.7V，特征尺寸縮小了接近一半但是額定電壓的減小卻沒有那么顯著。

到了10nm以下的節(jié)點，晶體管性能提升更是緩慢。雖然單個晶體管的速度還是隨著特征尺寸縮小而提升的，但是芯片上的金屬互聯(lián)卻在漸漸成為瓶頸。如之前的討論，隨著特征尺寸縮小我們同時也希望金屬最小線寬也能同步縮小以增加集成度降低成本，然而隨著金屬線寬縮小它的阻抗卻在上升，這就導(dǎo)致了金屬線帶來的RC延遲成為了芯片性能的瓶頸。結(jié)果就是在10nm以后的節(jié)點芯片性能隨著特征尺寸縮小提升非常有限。根據(jù)高通的分析，10nm節(jié)點的芯片速度比上一代節(jié)點能提升16%，而到了7nm芯片速度相比10nm幾乎不會有提升——你看到的7nm芯片比起上一代10nm芯片的性能提高幾乎完全來自于芯片架構(gòu)和電路設(shè)計而非特征尺寸縮小。此外，功耗的減小也變慢，10nm節(jié)點比起上一代半導(dǎo)體節(jié)點功耗可以減小30%，到了7nm節(jié)點相比10nm節(jié)點的功耗降低久只有10-25%了。

除了GAA的其他技術(shù)

雖然摩爾定律在接近物理極限的今天繼續(xù)縮小特征尺寸的代價越來越大收益越來越小，但是半導(dǎo)體工藝和器件的更新卻還是要繼續(xù)，因為這類更新是半導(dǎo)體行業(yè)前進(jìn)的源動力之一。然而，我們會看到一條與原來摩爾定律不盡相同的半導(dǎo)體演進(jìn)路線：特征尺寸的縮小的重要性可能略有減弱，而新半導(dǎo)體器件的專用性會加強(qiáng)，即未來可能會針對不同的應(yīng)用開發(fā)更多專門的半導(dǎo)體晶體管器件，而不是用一種CMOS包打天下，從而實現(xiàn)功耗、性能等指標(biāo)的改善。這種使用新半導(dǎo)體器件針對專用應(yīng)用實現(xiàn)的性能提升可以看作是摩爾定律的最新延續(xù)。

上圖是歐洲頂級半導(dǎo)體研究機(jī)構(gòu)IMEC的半導(dǎo)體器件隨著特征尺寸變化的路線圖?？梢钥吹皆贔inFET到5nm左右之后，橫向納米線（Horitontal Nanowire），即之前討論的的三星GAA將在5nm-3nm節(jié)點得到使用。之后的技術(shù)路線中，IMEC建議使用垂直生長技術(shù)，例如垂直納米線GAA Vertical FET。與橫向GAA不同，垂直GAA的納米線的方向是垂直于芯片的，因此可以實現(xiàn)更進(jìn)一步的特征尺寸縮小。近日，IMEC剛剛聯(lián)合Unisantis發(fā)表了使用垂直GAA工藝的SRAM單元，相比于今年二月三星發(fā)布的7nm工藝節(jié)點SRAM單元（0.026mm2），使用垂直GAA的SRAM可以把尺寸進(jìn)一步縮小20%至0.0205mm2。同時，IMEC表示垂直GAA是一種特別適合SRAM的器件，而在未來的芯片中IMEC預(yù)期會使用不同的半導(dǎo)體器件實現(xiàn)不同的模組，例如橫向GAA實現(xiàn)邏輯單元，使用垂直GAA實現(xiàn)SRAM等。

橫向和垂直GAA比較

除了垂直GAA之外，IMEC路線圖上還包括了互補(bǔ)FET（complementary FET, CFET）。互補(bǔ)FET的原理是，使用一根納米線作為n型FET，而使用與其相鄰的另一個納米線作為p型FET，即nFET和pFET在垂直于芯片的方向做堆疊，從而實現(xiàn)更高的面積利用效率。

IMEC器件進(jìn)化路線圖

由IMEC的路線圖可以看出，研究人員正在逐漸把二維的半導(dǎo)體器件三維化，向垂直方向堆疊器件以實現(xiàn)更高的面積利用效率。除了半導(dǎo)體器件之外，封裝技術(shù)也在向2.5D和3D堆疊方向演進(jìn)。這種向垂直維度演進(jìn)的勢頭，也可以看作是摩爾定律未來的發(fā)展方向。

結(jié)語

三星等巨頭使用新器件以延續(xù)特征尺寸繼續(xù)縮小可以看作是摩爾定律的下一步。然而，隨著逼近物理極限，我們看到特征尺寸縮小對芯片帶來的經(jīng)濟(jì)和性能提升都越來越有限。未來我們可望看到半導(dǎo)體行業(yè)往專業(yè)細(xì)分化方向發(fā)展。與過去一種器件工藝一種芯片平臺覆蓋絕大多數(shù)應(yīng)用不同，專業(yè)細(xì)分化的半導(dǎo)體行業(yè)將會針對不同的應(yīng)用開發(fā)針對性的專用器件（例如垂直GAA之于SRAM）、封裝（例如3DIC之于高端FPGA）和芯片，從而實現(xiàn)芯片性能、成本的進(jìn)一步演進(jìn)。這可以看作是摩爾定律的延續(xù)，而在這樣的延續(xù)過程中芯片設(shè)計人員將變得更為重要。