0 引言

    在芯片級(jí)Latch-up測(cè)試中，除電源和地之外的輸入輸出管腳都需要通過(guò)一定程度的負(fù)電流測(cè)試，這時(shí)芯片內(nèi)部就會(huì)出現(xiàn)負(fù)電流。同時(shí)，由于芯片內(nèi)部存在很多寄生的二極管、三極管，會(huì)導(dǎo)致該負(fù)電流產(chǎn)生連鎖效應(yīng)引起熱N阱漏電，進(jìn)而導(dǎo)致一些電路指標(biāo)發(fā)生漂移，嚴(yán)重的甚至?xí)?dǎo)致芯片重啟或損壞。

1 Latch-up測(cè)試中的負(fù)電流

    隨著電子技術(shù)的發(fā)展，電子電路的集成度越來(lái)越高，電壓瞬變和電流瞬變引起半導(dǎo)體器件失效的情況也越來(lái)越普遍。瞬變電壓會(huì)造成一個(gè)強(qiáng)電場(chǎng)施加在器件結(jié)構(gòu)中的氧化物薄膜上，導(dǎo)致該氧化物薄膜因介質(zhì)擊穿而損壞；而瞬變電流會(huì)導(dǎo)致很細(xì)的金屬線或者尺寸很小的器件由于大電流而損壞。所謂Latch-up，也即閂鎖效應(yīng)，就是指瞬變電流被鎖定甚至放大，造成器件在電源與地之間形成短路，造成大電流和器件損壞^[1-2]。

    因此，閂鎖效應(yīng)是影響集成電路芯片器件可靠性的一個(gè)潛在的嚴(yán)重問(wèn)題，客觀、準(zhǔn)確地評(píng)價(jià)其對(duì)閂鎖效應(yīng)的抵抗能力是保證芯片和器件質(zhì)量的重要一環(huán)。當(dāng)前業(yè)界內(nèi)普遍使用的測(cè)試標(biāo)準(zhǔn)是EIA/JEDEC 78^[3]。測(cè)試項(xiàng)目主要包括兩個(gè)方面，電源電壓過(guò)壓測(cè)試（器件擊穿電壓或者1.5倍的最大工作電壓）以及輸入輸出管腳的正負(fù)電流測(cè)試（±100 mA）。

    另外，通常來(lái)說(shuō)芯片的每一個(gè)管腳都會(huì)設(shè)計(jì)ESD保護(hù)電路以防止靜電損壞，在BCD或者CMOS工藝中，ESD二極管通常會(huì)按照?qǐng)D1中D1的方式進(jìn)行連接。當(dāng)管腳進(jìn)行負(fù)電流測(cè)試時(shí)，負(fù)電流主要是通過(guò)該ESD二極管進(jìn)行釋放的。正常情況下，只要該ESD二極管的尺寸足夠大，就不會(huì)出現(xiàn)任何問(wèn)題，但是往往被忽略的是負(fù)電流通過(guò)芯片內(nèi)部寄生的雙極晶體管引起的漏電流造成的影響。

2 寄生三極管對(duì)負(fù)電流的連鎖反應(yīng)

    在BCD或者CMOS工藝中，存在很多種類的N型離子注入，比如P-MOSFET的N阱，NPN三極管的N型集電極等，因?yàn)樗鼈兺ǔ１贿B接到相對(duì)高的電壓以避免閂鎖效應(yīng)（Latch up），所以被人們稱作熱N阱。結(jié)合前文提到的ESD二極管中PN結(jié)，就會(huì)形成如圖2所示的寄生NPN三極管結(jié)構(gòu)，其中基極（base）為Psub襯底（ESD二極管的P端），發(fā)射極（emitter）為管腳（ESD二極管的N端），集電極（collector）為熱N阱^[3]。

    正常情況下，管腳上如果沒(méi)有出現(xiàn)負(fù)電壓，只有正電壓時(shí)，V_be為負(fù)值，這個(gè)寄生的三極管就會(huì)處于截止?fàn)顟B(tài)，對(duì)芯片內(nèi)部的電路不會(huì)有任何影響。但是一旦出現(xiàn)如前文所述的負(fù)電壓，V_be就會(huì)變?yōu)檎?，?huì)有負(fù)電流從基極流向發(fā)射極，寄生的三極管就會(huì)處于放大狀態(tài)，從而導(dǎo)致集電極也會(huì)有漏電流流向發(fā)射極。

    當(dāng)然這個(gè)三極管由于襯底寄生電阻等原因放大倍數(shù)不會(huì)很大，但是對(duì)于一些低功耗設(shè)計(jì)的電路來(lái)說(shuō)，這樣的漏電流也是致命的，輕則造成電路參數(shù)指標(biāo)的漂移，重則造成重復(fù)關(guān)機(jī)開(kāi)機(jī)甚至燒毀芯片。

3 負(fù)電流對(duì)模擬電壓緩沖器的影響

    模擬電壓緩沖器是模擬電路設(shè)計(jì)中一種非常常用電路結(jié)構(gòu)，可以非常方便地進(jìn)行電壓值轉(zhuǎn)化和提高驅(qū)動(dòng)能力。圖3中描述了一種常用的模擬電壓緩沖器結(jié)構(gòu)，“amp”模塊是第一級(jí)放大級(jí)（可以是標(biāo)準(zhǔn)對(duì)稱OTA，也可以是普通差分輸入級(jí)），PM1為第二級(jí)共源放大級(jí)，“Miller Cap”用來(lái)進(jìn)行米勒補(bǔ)償以保證環(huán)路穩(wěn)定性，輸出電壓可以由式（1）來(lái)進(jìn)行計(jì)算：

    但是式(1)成立的前提條件是，由寄生NPN三極管產(chǎn)生的漏電流“I_lkg”在“amp”模塊的輸出級(jí)偏置電流中所占的比例非常非常小，一旦該模擬電壓緩沖器在版圖上距離負(fù)電流管腳的距離過(guò)近，或者工藝本身寄生三極管的放大倍數(shù)比較大的時(shí)候，漏電流就會(huì)變得很大，從而造成PM1的柵源偏置電壓（V_gs）增大，同時(shí)輸出電壓增大。

    可能存在的爭(zhēng)議是，為什么會(huì)有漏電流從“amp”的輸出流出來(lái)呢？熱N阱是怎么產(chǎn)生的呢？其實(shí)這種漏電流一般都是由“Miller Cap”造成的，一般來(lái)說(shuō)米勒補(bǔ)償電容在這種應(yīng)用中的實(shí)現(xiàn)方法有兩種，一種是有源型，包括普通P型MOSFET和隔離(isolated)N型MOSFET；另外一種就是無(wú)源型，包括柵(poly)電容和金屬(metal)電容。

    無(wú)源型的米勒補(bǔ)償電容肯定不會(huì)有漏電流產(chǎn)生，因?yàn)椴还苁菛胚€是金屬都不可能提供這樣的能量。容易出問(wèn)題的是有源型的米勒補(bǔ)償電容，因?yàn)閱挝幻娣e可以實(shí)現(xiàn)的容值更大，所以有源型的米勒補(bǔ)償電容反而更多地被設(shè)計(jì)人員采用。對(duì)于普通P型MOSFET(N阱中加P型離子注入形成P溝道)，其結(jié)構(gòu)中固有的N阱就是一個(gè)熱N阱；對(duì)于隔離(isolated)N型MOSFET，則更容易理解，其源端(source)和漏端(drain)天然就是一個(gè)熱N阱。

4 負(fù)電流對(duì)線性穩(wěn)壓器的影響

    線性穩(wěn)壓器（LDO）是一種常用的模擬電路，用來(lái)將輸入的高電壓轉(zhuǎn)化為適當(dāng)?shù)碗妷簛?lái)為核心電路提供穩(wěn)定的直流電源。同時(shí)，其良好的電源噪聲抑制能力也為核心電路提供了更加低噪的工作環(huán)境。圖4描述了一種常用的線性穩(wěn)壓器結(jié)構(gòu)，“amp”模塊是第一級(jí)低壓放大級(jí)，高壓器件 PM1為第二級(jí)共源放大級(jí)，高壓器件 NM1作為鉗位電路用來(lái)進(jìn)行高低壓隔離。這種結(jié)構(gòu)一般不采用米勒補(bǔ)償，而是利用輸出端的大電容（輸出極點(diǎn)作為主極點(diǎn)）來(lái)保證環(huán)路穩(wěn)定性^[4-5]，輸出電壓可以由式（2）來(lái)進(jìn)行計(jì)算：

    一旦由寄生NPN三極管產(chǎn)生圖4中所示的漏電流“I_lkg”超過(guò)了“amp”模塊的輸出級(jí)的偏置電流，就會(huì)直接在R3上形成額外的電壓降，從而導(dǎo)致PM1的柵源偏置電壓（V_gs）增大和線性穩(wěn)壓器的輸出電壓升高，甚至可能會(huì)造成不可恢復(fù)的過(guò)壓損壞。

5 對(duì)負(fù)電流的一些防護(hù)手段

    了解了Latch-up測(cè)試中負(fù)電流對(duì)芯片內(nèi)部電路產(chǎn)生影響的原因，就可以有針對(duì)性地采取一些防護(hù)措施。

    (1)采取隔離ESD保護(hù)結(jié)構(gòu)，從根本上杜絕負(fù)電流流經(jīng)Psub襯底的可能性。

    (2)在版圖中將敏感電路，比如模擬電壓緩沖器和線性穩(wěn)壓器，盡量遠(yuǎn)離管腳的ESD，以增大襯底阻抗和減小寄生三極管的放大倍數(shù)。

    (3)在版圖上盡量增大核心電路和ESD器件之間的間距，添加足夠充分的隔離環(huán)。

    (4)盡量增大敏感電路的偏置電流，也即減少負(fù)電流導(dǎo)致的漏電流在偏置電流中所占的比重。

    (5)采用一些對(duì)漏電流不敏感的電路結(jié)構(gòu)，或者采用一些不使用帶有熱N阱器件的電路結(jié)構(gòu)，比如使用無(wú)源米勒補(bǔ)償電容。

6 結(jié)語(yǔ)

    負(fù)電流Latch-up測(cè)試是業(yè)界內(nèi)公認(rèn)的必須完成的一項(xiàng)測(cè)試，電路設(shè)計(jì)時(shí)普遍認(rèn)為只要ESD二極管的尺寸足夠大就不會(huì)有問(wèn)題，但是負(fù)電流通過(guò)芯片內(nèi)部寄生的雙極晶體管引起的漏電流造成的影響卻常常被忽視。本文以模擬電壓緩沖器和線性穩(wěn)壓器為例分析了負(fù)電流對(duì)芯片可能造成的影響，提出了一系列在芯片內(nèi)部可以采取的防護(hù)措施，希望能給電路設(shè)計(jì)人員帶來(lái)一些幫助。

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作者信息:

孫俊岳

（戴濼格集成電路（天津）有限公司，天津300457）